JPS6255327B2 - - Google Patents
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- JPS6255327B2 JPS6255327B2 JP53037483A JP3748378A JPS6255327B2 JP S6255327 B2 JPS6255327 B2 JP S6255327B2 JP 53037483 A JP53037483 A JP 53037483A JP 3748378 A JP3748378 A JP 3748378A JP S6255327 B2 JPS6255327 B2 JP S6255327B2
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- JP
- Japan
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- transistor
- transistors
- circuit
- collectors
- emitter
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- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明は、電流切換型論理回路（CML）を用
いたフリツプ・フロツプ回路に関し、特にこのよ
うなフリツプ・フロツプ回路のセツト動作回路、
リセツト動作回路あるいは、クリア動作回路に関
する新しい回路構成に関する。
いたフリツプ・フロツプ回路に関し、特にこのよ
うなフリツプ・フロツプ回路のセツト動作回路、
リセツト動作回路あるいは、クリア動作回路に関
する新しい回路構成に関する。
第１図は、従来広く用いられている電流切換型
フリツプ・フロツプ回路の一例を示す回路接続図
である。まず書込動作、保持動作の説明を行な
う。
フリツプ・フロツプ回路の一例を示す回路接続図
である。まず書込動作、保持動作の説明を行な
う。
今、強制的に出力Ｘを低レベル（たとえば−
500ｍＶ）に、書き込む場合、データ入力トラン
ジスタQ1と並列に接続されたセツト入力トラン
ジスタＱS1のベース（端子Ｓ）に、接地電位（高
レベル）を印加すると同時に、端子Ｓよりエミツ
タ・ホロワ・トランジスタＱEを経由し、トラン
ジスタのベース・エミツタ順方向電圧分（約800
ｍＶ）だけレベルをシフトした電位（第二基準電
位ＶR2に比べて十分高い）を、ＱS2のベースに印
加し、この２つのトランジスタＱS1，ＱS2を強制
的に導通状態にし、電流通路を作り、出力Ｘの電
位を定電流Ｉと負荷低抗ＲCの積だけ引下げて、
基本フリツプ・フロツプ回路部（図中、破線によ
り囲まれた部分）の状態を強制的にセツトする。
500ｍＶ）に、書き込む場合、データ入力トラン
ジスタQ1と並列に接続されたセツト入力トラン
ジスタＱS1のベース（端子Ｓ）に、接地電位（高
レベル）を印加すると同時に、端子Ｓよりエミツ
タ・ホロワ・トランジスタＱEを経由し、トラン
ジスタのベース・エミツタ順方向電圧分（約800
ｍＶ）だけレベルをシフトした電位（第二基準電
位ＶR2に比べて十分高い）を、ＱS2のベースに印
加し、この２つのトランジスタＱS1，ＱS2を強制
的に導通状態にし、電流通路を作り、出力Ｘの電
位を定電流Ｉと負荷低抗ＲCの積だけ引下げて、
基本フリツプ・フロツプ回路部（図中、破線によ
り囲まれた部分）の状態を強制的にセツトする。
セツト動作回路を動作させない場合は、端子Ｓ
に低レベル（たとえば、−500ｍＶで、この値は第
一基準電位ＶR1より十分低く、エミツタ・ホロワ
出力も、第二基準電位ＶR2より十分低くなる）を
印加し、ＱS1，ＱS2は遮断状態にしておく。この
状態では、フリツプ・フロツプ回路の状態は、周
知のように、データ（端子Ｄ）とクロツク（端子
CL）によつて決定される。強制書込動作として
は以上に説明したセツト動作以外にリセツト動
作、あるいはクリア動作と呼ばれるものがある
が、これらについても、同様の回路構成で、実現
することができる。
に低レベル（たとえば、−500ｍＶで、この値は第
一基準電位ＶR1より十分低く、エミツタ・ホロワ
出力も、第二基準電位ＶR2より十分低くなる）を
印加し、ＱS1，ＱS2は遮断状態にしておく。この
状態では、フリツプ・フロツプ回路の状態は、周
知のように、データ（端子Ｄ）とクロツク（端子
CL）によつて決定される。強制書込動作として
は以上に説明したセツト動作以外にリセツト動
作、あるいはクリア動作と呼ばれるものがある
が、これらについても、同様の回路構成で、実現
することができる。
この回路構成では、セツト動作回路を１つ実現
するのに、基本フリツプ・フロツプ回路部に加え
て、最小限トランジスタ３個、エミツタ抵抗１個
は、必要であり、フリツプ・フロツプ回路を１つ
の半導体チツプ上に多数実現する場合やセツト機
能に加えてリセツト機能、クリア機能を回路に要
求する場合は、これらを実現するに要する素子数
は、相当数に達し、更に、常時導通状態となるエ
ミツタホロワを多数有する構成であるため消費電
力も多く、集積度、経済性の面からも問題があつ
た。
するのに、基本フリツプ・フロツプ回路部に加え
て、最小限トランジスタ３個、エミツタ抵抗１個
は、必要であり、フリツプ・フロツプ回路を１つ
の半導体チツプ上に多数実現する場合やセツト機
能に加えてリセツト機能、クリア機能を回路に要
求する場合は、これらを実現するに要する素子数
は、相当数に達し、更に、常時導通状態となるエ
ミツタホロワを多数有する構成であるため消費電
力も多く、集積度、経済性の面からも問題があつ
た。
本発明の目的は、構成が簡単で低消費電力の、
強制書込可能な電流切換型フリツプ・フロツプ回
路を提供することである。
強制書込可能な電流切換型フリツプ・フロツプ回
路を提供することである。
以下、図面を用いて本発明を説明すると、第２
図において点線で囲まれた基本フリツプ・フロツ
プ回路部に、セツト用トランジスタＱSを付加す
る。ＱSのコレクタは、Q1，Q2の共通に接続され
たコレクタに、ＱSのエミツタはQ5のエミツタに
それぞれ接続され、ベース入力端子（端子Ｓ）と
する。
図において点線で囲まれた基本フリツプ・フロツ
プ回路部に、セツト用トランジスタＱSを付加す
る。ＱSのコレクタは、Q1，Q2の共通に接続され
たコレクタに、ＱSのエミツタはQ5のエミツタに
それぞれ接続され、ベース入力端子（端子Ｓ）と
する。
通常の書込動作、保持動作は前述の従来回路と
同様で周知であるので、今出力Ｘに低レベルを強
制的に、書き込む場合を説明する。
同様で周知であるので、今出力Ｘに低レベルを強
制的に、書き込む場合を説明する。
ＱSのベース入力に、端子CLに印加する論理レ
ベルより十分高い電位たとえば接地電位を印加す
ると、Q5，Q6導通、非導通に係わらず、ＱSを導
通状態として、定電流源より、強制的に電流を引
き、低レベルをセツトすることができる。
ベルより十分高い電位たとえば接地電位を印加す
ると、Q5，Q6導通、非導通に係わらず、ＱSを導
通状態として、定電流源より、強制的に電流を引
き、低レベルをセツトすることができる。
また、強制的な書込動作を行なわない場合は、
ＱSのベース入力に第二基準電位ＶR2以下の電位
を印加し、ＱSを遮断状態としておく。
ＱSのベース入力に第二基準電位ＶR2以下の電位
を印加し、ＱSを遮断状態としておく。
リセツト動作回路、クリア動作回路について
も、全く同様の構成により実現できる。
も、全く同様の構成により実現できる。
以上説明したように本発明の特徴は、エミツタ
を共通に接続されたトランジスタ組のベースへ印
加する電圧を動作の優先度に応じて、複数階層に
とることにより、電流通路となるトランジスタを
切換えることにあり、特に優先度の順位を持つ論
理機能の実現に便利である。
を共通に接続されたトランジスタ組のベースへ印
加する電圧を動作の優先度に応じて、複数階層に
とることにより、電流通路となるトランジスタを
切換えることにあり、特に優先度の順位を持つ論
理機能の実現に便利である。
このように、本発明によれば、セツト動作回路
を１つ実現するのに、基本フリツプ・フロツプ回
路部に加えて、１個（従来は３個）のトランジス
タの付加ですみ、従来回路に比較して、大幅に素
子数を減少させることができるので、電流切換型
フリツプ・フロツプ回路を集積回路化する上で、
集積度を向上できる効果がある。
を１つ実現するのに、基本フリツプ・フロツプ回
路部に加えて、１個（従来は３個）のトランジス
タの付加ですみ、従来回路に比較して、大幅に素
子数を減少させることができるので、電流切換型
フリツプ・フロツプ回路を集積回路化する上で、
集積度を向上できる効果がある。
また、入力レベルの状態に関係なく導通状態に
あるエミツタ・ホロワを作らなくてすむので、消
費電力を低減することができ、低電力化という観
点からも集積回路に適した回路構成にすることが
できる特徴がある。
あるエミツタ・ホロワを作らなくてすむので、消
費電力を低減することができ、低電力化という観
点からも集積回路に適した回路構成にすることが
できる特徴がある。
以上の説明はNPNトランジスタを用いた回路
について行なつたが、PNPトランジスタを用いて
も、印加する電圧の極性を逆にすれば全く同様に
説明することができる。
について行なつたが、PNPトランジスタを用いて
も、印加する電圧の極性を逆にすれば全く同様に
説明することができる。
第１図は従来の電流切換型フリツプ・フロツプ
回路の一例を示す回路接続図、第２図は本発明の
一実施例を示す回路接続図である。 Q1，Q2，……Q6；ＱS，ＱS2，ＱS；ＱE……ト
ランジスタ、ＲC……負荷抵抗、ＲE……エミツタ
抵抗、ＶR1……第一基準電位、ＶR2……第二基準
電位、ＶEE……低電位電源電圧、Ｄ……データ入
力端子、CL……クロツク入力端子、Ｓ……セツ
ト入力端子、Ｘ，……出力。
回路の一例を示す回路接続図、第２図は本発明の
一実施例を示す回路接続図である。 Q1，Q2，……Q6；ＱS，ＱS2，ＱS；ＱE……ト
ランジスタ、ＲC……負荷抵抗、ＲE……エミツタ
抵抗、ＶR1……第一基準電位、ＶR2……第二基準
電位、ＶEE……低電位電源電圧、Ｄ……データ入
力端子、CL……クロツク入力端子、Ｓ……セツ
ト入力端子、Ｘ，……出力。
Claims (1)
- １ 定電流源と、該定電流源にエミツタが共通に
接続された第１、第２のトランジスタと、前記第
１のトランジスタのコレクタにエミツタが接続さ
れた第３、第４のトランジスタと、前記第２のト
ランジスタのコレクタにエミツタが接続された第
５、第６のトランジスタと、前記第３および第５
のトランジスタのコレクタに接続された第１の負
荷と、前記第４および第６のトランジスタのコレ
クタに接続された第２の負荷と、前記第３および
第５のトランジスタのコレクタを前記第６のトラ
ンジスタのベースに接続する手段と、前記第４お
よび第６のトランジスタのコレクタを前記第５の
トランジスタのベースに接続する手段と、前記第
３および第５のトランジスタのコレクタにコレク
タが前記第１および第２のトランジスタのエミツ
タにエミツタが接続された第７のトランジスタと
を有し、該第７のトランジスタのベースに強制書
込み信号を加えることを特徴とする電流切換型フ
リツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3748378A JPS54128656A (en) | 1978-03-30 | 1978-03-30 | Flip flop circuit of current selection type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3748378A JPS54128656A (en) | 1978-03-30 | 1978-03-30 | Flip flop circuit of current selection type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54128656A JPS54128656A (en) | 1979-10-05 |
| JPS6255327B2 true JPS6255327B2 (ja) | 1987-11-19 |
Family
ID=12498758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3748378A Granted JPS54128656A (en) | 1978-03-30 | 1978-03-30 | Flip flop circuit of current selection type |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54128656A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592435A (ja) * | 1982-06-29 | 1984-01-09 | Fujitsu Ltd | Ｅｃｌ回路 |
| JPS62220016A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | セツト又はリセツト付クロツク両相駆動ｆｆ回路 |
| US4874966A (en) * | 1987-01-31 | 1989-10-17 | U.S. Philips Corporation | Multivibrator circuit having compensated delay time |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3363115A (en) * | 1965-03-29 | 1968-01-09 | Gen Micro Electronics Inc | Integral counting circuit with storage capacitors in the conductive path of steering gate circuits |
-
1978
- 1978-03-30 JP JP3748378A patent/JPS54128656A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3363115A (en) * | 1965-03-29 | 1968-01-09 | Gen Micro Electronics Inc | Integral counting circuit with storage capacitors in the conductive path of steering gate circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54128656A (en) | 1979-10-05 |
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