JP2534353B2

JP2534353B2 - 論理システム

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Publication number: JP2534353B2
Application number: JP1123037A
Authority: JP
Inventors: ジイーン・ジヨセフ・ガーデンズイ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-05-23
Filing date: 1989-05-18
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: DE68910964T2; EP0399126A1; BR8902365A; EP0399126B1; KR890017887A; CN1038001A; JPH0223719A; KR930000482B1; MY103880A; HK79794A; PH25883A; DE68910964D1; CA1296395C; CN1014012B

Description

【発明の詳細な説明】 A.産業上の利用分野本発明は半導体ディジタル回路の論理システムに関す
る。

B.従来技術「高速低消費電力電流制御型回路」と題する米国特許
第4605870号には、６つのNPNトランジスタ、１つの抵
抗、及び１つの低バリヤ・ショットキ・ダイオードLBを
有する３種の回路が示されている。各回路において、プ
ッシュ・プル構成内の低出力トランジスタはNPNトラン
ジスタにより駆動されるコレクタを有し、このNPNトラ
ンジスタはベースがエミッタに短絡されており、プッシ
ュ・プル出力セクションにおける前記低出力トランジス
タのベースに入力信号を容量接続することのできるベー
ス・コレクタ・ダイオードとして機能する。ベース・コ
レクタ・ダイオードとしてのNPNトランジスタは大きな
電流を流すが、この大電流は本発明により低減される。

C.発明の目的本発明の目的は、低消費電力の高速（１ナノ秒以下の
ディレイ）パイポーラ回路を提供することである。

D.発明の構成本発明の高速、低電力消費の電流制御型論理システム
は、７個のNPNトランジスタ、１個のショットキ・ダイ
オードおよび数個の抵抗で構成される。入力セクション
からの信号は、入力回路のトランジスタのベースからプ
ッシュプル構成の出力セクションの出力トランジスタの
ベースへ直接に結合される。この出力トランジスタのコ
レクタ・エミッタ回路はこの１対の入力トランジスタ
は、NOR機能を与えるように入力端子に接続されてい
る。

E.実施例第１図には第１実施例が示され、この実施例には７つ
のNPNトランジスタT1〜T7、ショットキ・ダイオードS
D、抵抗R1〜R4及びRB、Ｂ＋（＋1.9ボルト）端子Ｃ、及
びVCC端子Ｇが含まれている。前述の米国特許4605870号
の回路とは異なり、ベース・エミッタ間が短絡されたト
ランジスタは存在せず、信号は入力セクションから出力
セクションに直後、即ち、入力回路のトランジスタT2の
ベースから出力トランジスタT3のベースへと伝達され
る。トランジスタT2は入力トランジスタT1及びT6のエミ
ッタ抵抗R3に並列に接続され、入力トランジスタT1及び
T6は端子Ａ及びＢにおいて入力信号を受信する。入力セ
クションはトランジスタT1、T2、T5、T6、及びT7から成
っている。トランジスタT1及びT6は入力端子Ａ及びＢに
夫々接続され、NOR構成となっている。但し、必要な回
路が単にインバータ回路であるなら、トランジスタT1と
T6のいずれか一方しか設けなくてよい。トランジスタT
2、T5及びT7を加えて前記入力セクションは完成する。
トランジスタT3及びT4はプッシュ・プル出力セクション
を構成する。トランジスタT4はプルアップ・エミッタ・
フオロワとして働く。ダイオードSDはトランジスタT3の
ベースからコレクタへの容量接続を行う。

抵抗R1は端子Ｃにおいて1.9ボルトのＢ＋電位とノー
ドＪとの間に接続され、ノードＪはトランジスタT5のベ
ースと抵抗R2の上側の端部に接続されている。抵抗R2の
他端はノードＫを通じてトランジスタT1のコレクタに接
続されている。トランジスタT1のベースは、この第１図
の回路の入力端子の１つである端子Ａに接続されてい
る。トランジスタT1のエミッタはトランジスタT6のエミ
ッタとともに抵抗R3の一端に接続され、抵抗R3の他端は
グランドに接続されている。ノードＰはトランジスタT2
のコレクタにも接続されている。トランジスタT2のエミ
ッタは抵抗R4を通じてグランドに接続されている。

ノードＧは電圧源VCCとトランジスタT4、T5、T7のコ
レクタとの間に設けられている。トランジスタT5及びT7
のベースは共にノードＪに接続され、ノードＪは抵抗R1
とR2との間に配され、端子Ａ及びＢにおける入力により
設定されるトランジスタT1及びT6のベース電圧に応じて
トランジスタT1及びT6により設定される電圧を受け取
る。トランジスタT5のエミッタはノードＫを通じてトラ
ンジスタT1及びT6のコレクタと出力トランジスタT4のベ
ースに接続されている。トランジスタT2のコレクタはノ
ードＰに接続され、ノードＰにはトランジスタT2を流れ
る電流I_R4が通じる。トランジスタT2のベースはノード
Ｍに接続され、そのエミッタは抵抗R4の上側の端部に接
続され、抵抗R4の他方の端部はグランドに接続されてい
る。トランジスタT7のエミッタは抵抗RBを通じてノード
Ｍに接続されている。ノードＭはトランジスタT2及びT3
のベースに接続されている。加えて、ノードＭはショッ
トキ・ダイオードSDによりノードＨに接続されている。
ノードＨは第１図の回路の出力端子Ｆに接続されてい
る。トランジスタT4のコレクタは端子Ｇに接続され、そ
のベースはノードＫに接続され、そのエミッタはノード
Ｈに接続されている。トランジスタT3のコレクタはノー
ドＨに接続され、そのベースはノードＭに接続され、そ
のエミッタはグランドに接続されている。第１図の回路
はNOR回路を構成し、入力信号Ａ及びＢに応答して出力
端子Ｆにおいて出力信号▲▼を生じさせる。トラ
ンジスタT3とT4とはプッシュ・プル構成となるように接
続されている。

第１図のNORゲートでは、スイッチング・トランジス
タT1およびT6を除くすべてのトランジスタT2、T3、T4、
T5及びT7は常にオンに留まり、その電流レベルは入力端
子Ａ及びＢの入力信号レベルの関数として高レベル即ち
高導通状態と低レベル即ち低導通状態の間で変化する。
このようにオン、オフのスイッチングでなく、オン状態
の中で高導通状態と低導通状態に切換えるようにしたの
で、入力端子ＡあるいはＢの入力に応じて出力トランジ
スタT3がより高速に動作する。端子ＦのNOR出力は以下
のようである。

Ｆ＝▲▼ 第１図の電流ソース・ゲート回路はプッシュ・プル出
力段を有し、この出力段はトランジスタT3及びT4から成
り、これらトランジスタT3及びT4はドット結合され、即
ち互いに干渉し合うことなく互いに独立しており、従っ
て、互いの性能に悪影響を与えることなく、これら２つ
のトランジスタの出力信号を一緒にすることができる。

端子Ａが低電圧（0.2ボルト）のとき、トランジスタT
1はオフ（非導通状態）なので、ノードＫの電圧は高く
なり、トランジスタT4のベースの電圧は高くなり、トラ
ンジスタT4は深く導通し、出力に２進‘1'（約1.2ボル
ト）を発生する。トランジスタT7は分圧器（R1,R2,R3）
の電圧を感知して、トランジスタT2及び出力トランジス
タT3につながる約40Kオームの抵抗RBに約10マイクロア
ンペアのバイアス電流を与える。トランジスタT2のコレ
クタの電圧がグランド・レベルなので、T2は飽和する。

入力端子Ａの電圧が上昇すると、トランジスタT1はす
ばやくターン・オンし、そのコレクタ・エミッタ回路か
ら抵抗R3及びトランジスタT2のコレクタへと電流が流れ
る。そこでトランジスタT2のベースの電圧がすばやく上
昇し、このとき、次の式が成立する。

V_BT2＝V_BET2＋I_T2×R4 発生した電流スパイクI_T2はT2のエミッタの電位を上
昇させ、これにより、V_BT2がすばやく上昇し、前記電流
スパイクに応答してノードＭの電圧が上昇する。ノード
Ｍの電圧はトランジスタT3のベースの電位を上昇させ、
トランジスタT3を高導通状態にする。

トランジスタT5は、トランジスタT1のコレクタの電圧
が低くなり過ぎて飽和に至らないようにするために用い
られる。一旦、出力が低い値（約0.25V）に落ち、トラ
ンジスタT1が活動領域に入ると、ノードＣからノードＪ
への抵抗R1及びノードＪからグランドへの抵抗R2とR3か
ら成る分圧器を横切る電圧降下に応答してトランジスタ
T7のエミッタ電流が十分に低くなって、電力が低く保た
れる。トランジスタT1のゲインは、トランジスタT4のダ
ウン・レベルにおいてトランジスタT4が低く導通する
（約40マイクロアンペアの電流を流す）ように調整され
ており、これによりプル・アップ時のスピード・アップ
が図られる。ノードＦがダウン・レベルのときの回路の
消費電力は、次式で示されるように、グランドへ流れる
電流I_GNDに依存する。

I_GND（ダウン）＝I_R3＋I_R4＋I_EE(T3) ここで、I_R4はDC電流であり、I_EE(T3)はT3のエミッタ
電流である。口述するように、I_EE(T3)は極めて短い時
間だけハイであり、そのため、この回路の消費電力は低
減されるのである。

抵抗R2の値は出力ダウン・レベルを保証するように選
択される。即ち、次式が成立する。

ゲイン＝（R1＋R2）/R3 これにより、電流Ｉは極めて低い値（約30マイクロア
ンペア）になる。電流I_EE(T3)はトランジスタT3のエミ
ッタの面積に依存し、これも低い値に維持される。この
回路の設計上重要な考慮点はT2のエミッタ面積を可能な
限り大きくすることであり、そうすることにより、DC状
態でT3に最小の電流しか流れない。。電流I_R4（DC電
流）は電流スパイクを発生させる。この電流スパイクが
発生すると、電圧降下（Ｉ×R4）によってトランジスタ
T3中に電流スパイクが発生する。このため、I_EE(T3)は
極めて短時間だけハイになる。

アップレベルの動作は、入力端子Ａの電圧を減少させ
てトランジスタT1をターン・オフさせ、トランジスタT4
のベースの電圧を上昇させることにより達成される。端
子Ｆの出力は＋1.2Vのアップ・レベルになる。零レベル
は非制御状態なので、出力端子Ｆでのプッシュプル信号
のコレクタ・ドット結合が達成される。出力トランジス
タT3のダウン・レベル電流は最大でも約0.5マイクロア
ンペアに制限される。というのは、トランジスタT2とT3
のミラー効果があり、且つ、トランジスタT2とT3で利用
可能なベース電流I_RBが低減されるからである。

図示したゲート回路は、上述のような電流ソース構成
（T7、T2、及びT3）を採用してトランジスタT3及びT4の
相補型出力を確立させることにより、BICMOSを含む最新
のトランジスタ技術の操作に拡張することもできる。

第１図の全てのトランジスタはNPNトランジスタであ
る。抵抗R1は約1.75Kオーム、抵抗R2は約1.25Kオーム、
抵抗R3は約2Kオーム、抵抗R4は約0.5Kオーム、抵抗RBは
約40Kオームである。電圧VCCは約5.0ボルトであるが、
1.9から5.0ボルトの範囲を取り得る。

上述の説明から明らかなように、本発明の回路におい
て、トランジスタT2は入力セクションにおいてスイッチ
ング・トランジスタT1のエミッタに直列に接続され、そ
のベースが出力トランジスタT3のベースに直結されてい
るので、入力セクションの信号を出力セクションに直接
に伝達する働きをし、これにより従来使用されていた高
電力消費のダイオード接続トランジスタの使用が回避さ
れる。トランジスタT3は、トランジスタT4とともにプッ
シュプル出力回路を構成する。ここでトランジスタT4は
プルアップ・トランジスタである。更にトランジスタT2
とトランジスタT3はミラー回路を構成し、そのミラー効
果により出力トランジスタT3のダウン・レベル電流は約
0.5マイクロアンペア以下に制限される。トランジスタT
5は前述の如くトランジスタT1のコレクタ電圧が低くな
りすぎて飽和に至らないようにするために用いられる。
トランジスタT7は抵抗R1,R2,R3で構成される分圧器の電
圧を感知して、トランジスタT2および出力トランジスタ
T3につながる約40Kオームの抵抗RBに約10マイクロアン
ペアのバイアス電流を与える。このように、本発明の回
路で使用されるこれらのトランジスタは、スイッチング
・トランジスタT1およびT6以外のトランジスタを常に導
通状態の保つようにバイアスする働きをする。

回路の動作端子Ａは２進信号の１であるとする。端子Ａの値は約
1.2ボルトであり、トランジスタT1はオンする。分圧器
の電圧（R1＋R2）/R3はT3が高導通状態の間T4を高導通
状態に維持する。R1＋R2＝3Kオーム、R3＝2Kオームであ
る。通常ならT3に大きな電流が流れる筈であるが、上述
のように、T1のオンによりノードＫが約１乃至1.2ボル
トに保たれ、トランジスタT7及び抵抗RBよりなる低電流
回路を流れる電流が低いので、T3は低電流に保たれる。
ノードＰの電圧は約0.4ボルトである。ターン・オンし
たトランジスタT1のコレクタ・エミッタ間の電圧降下は
約0.15ボルトである。

次に、T1がオンのときに端子Ａが２進信号の０に降下
すると、T1はすばやくターン・オフしてノードＫが約1.
9ボルトに上昇し、T4が更に深くターン・オンし、端子
Ｆが1.2ボルトになる。ノードＫは1.9ボルトに上昇して
いるので、ノードＪは上昇してT7中の電流を上昇させ、
この電流が抵抗RB及びノードＭを流れる。ノードＭに流
れ込んだ電流はそこで分岐し、T2とT3のベースに流れ
る。抵抗RBはノードＭに流入する電流を制御するに十分
の大きさを有している。こうして、T2が飽和しT3が低電
流を流す状態でT2及びT3が導通状態に保たれ、抵抗RBを
流れる制限された電流がT2とT8とに分岐されるので、回
路動作は安定状態になる。

次に、ノードＡが再び上昇すると、T1はすばやくター
ン・オンする。従って、R3を流れる電流のショット（短
時間の流れ）が生じ、ノードＰが上昇する。また、R4を
流れる電流が増大し、T2のエミッタとベースの電位が上
昇し、ノードＭが上昇してT3をすばやくターン・オンさ
せ、出力端子Ｆを約1.2ボルトから約0.1ボルトへとすば
やくプルダウンする。R3を有する分圧器中のR1及びR2
は、T2中の電流をダウンにしておく電位を供給し、T2の
エミッタ電位を上昇させることにより、R4を横切る電圧
降下をダウンさせる。

第２図には他の実施例が示されている。スイッチSW1
が付加されており、所望の場合にT6がゲート回路中に含
まれる。

第２図において、抵抗RBがノードＭではなく、ノード
Ｎに接続されている。ノードＮはNPNトランジスタT8に
よりノードＭに接続され、T8のベースはノードＮに接続
され、T8のコレクタはノードＭに接続されている。T8の
ベースとコレクタとの間にはショットキ・ダイオードSD
が介挿され、ノードＮからノードＭへとその順方向が向
くようになっている。T8のエミッタはノードＨに接続さ
れている。第２図の実施例では、ノードＨ即ち端子Ｆの
電圧がダウンのとき、0.2ボルトではなく0.7ボルトであ
るように、第１図の実施例の場合よりも高い電位になっ
ている以外は、第１図の実施例と同様である。

F.発明の効果上述のように本発明によれば、従来のようにベース・
エミッタ間を短絡したダイオード接続のトランジスタを
使用せず、信号は入力セクションから出力セクションに
直接伝達されるようにしたので、消費電力が低く保たれ
る。また、１対のスイッチング・トランジスタを除いて
すべてのトランジスタは常にオン状態に保ったまま高導
通状態と低導通状態の間で切換えるようにしたので、動
作速度の速い論理システムを提供できる。

【図面の簡単な説明】

第１図及び第２図は本発明の論理システムの異なる実施
例を示す回路図である。

Claims

(57)【特許請求の範囲】

【請求項１】それぞれがベース、コレクタ及びエミッタ
を有する第１、第２、第３、第４、第５、第６及び第７
トランジスタ（T1,T2,T3,T4,T5,T6、T7）と、第１、第２、第３、第４及び第５抵抗（R1,R2,R3,R4,R
B）と、入力用の第１及び第２端子（A,B）、電源用の第３及び
第４端子（C,G）、出力端子（Ｆ）並びに接地端子と、第１、第２、第３、第４及び第５ノード（H,J,K,M,P）
と、よりなり、前記第３及び第４端子（C,G）がそれぞれバイアス電源
に接続され、前記第１抵抗（R1）が前記第３端子（Ｃ）と前記第２ノ
ード（Ｊ）の間に接続され、前記第２ノード（Ｊ）は前記第２抵抗（R2）の一端に接
続され、前記第２抵抗（R2）の他端は前記第３ノード（Ｋ）を介
して前記第１トランジスタ（T1）のコレクタに接続さ
れ、前記第１トランジスタ（T1）のベースは前記第１端子
（Ａ）に接続され、前記第１トランジスタ（T1）のエミッタは前記第５ノー
ド（Ｐ）を介して前記第６トランジスタ（T6）のエミッ
タ及び一端が接地されている前記第３抵抗（R3）の他端
に接続され、前記第４端子（Ｇ）は前記第４、第５及び第７トランジ
スタ（T4,T5,T7）のコレクタに接続され、前記第５トランジスタ（T5）のエミッタは前記第３ノー
ド（Ｋ）を介して前記第１及び第６トランジスタ（T1,T
6）のコレクタ及び前記第４トランジスタ（T4）のベー
スに接続され、前記第６トランジスタ（T6）のベースは前記第２端子
（Ｂ）に接続され、前記第５及び第７トランジスタ（T5,T7）のベースは前
記第１及び第２端子（A,B）により設定される電圧に応
答して前記第１及び第６トランジスタ（T1,T6）により
設定される電圧を受け取るように前記第１及び第２抵抗
（R1,R2）の間の前記第２ノード（Ｊ）に接続され、前記第２トランジスタ（T2）のコレクタは前記第５ノー
ド（Ｐ）に接続され、前記第２トランジスタ（T2）のベースは前記第４ノード
（Ｍ）に接続され、前記第２トランジスタ（T2）のエミッタは一端が接地さ
れた前記第４抵抗（R4）の他端に接続され、前記第７トランジスタ（T7）のエミッタは前記第５抵抗
（RB）を介して前記第４ノード（Ｍ）に接続され、前記第４ノード（Ｍ）は前記第３トランジスタ（T3）の
ベースに接続され、前記第４ノード（Ｍ）はショットキ・ダイオード（SD）
を介して前記第１ノード（Ｈ）に接続され、前記第１ノード（Ｈ）は前記出力ノード（Ｆ）に接続さ
れ、前記第４トランジスタ（T4）のエミッタは前記第１ノー
ド（Ｈ）に接続され、前記第３トランジスタ（T3）のコレクタは前記第１ノー
ド（Ｈ）に接続され、エミッタは接地され、前記第３及び第４トランジスタ（T3,T4）はプッシュプ
ル構成に接続されて前記出力端子（Ｆ）に出力を発生
し、前記第２トランジスタ（T2），前記第３トランジスタ
（T3）、前記第４トランジスタ（T4），前記第５トラン
ジスタ（T5）および前記第７トランジスタ（T7）は前記
第１および第２入力端子（A,B）の入力に応じて常にオ
ン状態のまま高導通状態と低導通状態の間で切り換るよ
うにバイアスされている、ことを特徴とする高速、低消費電力の電流制御型論理シ
ステム。
【請求項２】それぞれがベース、コレクタ及びエミッタ
を有する第１、第２、第３、第４、第５、第６、第７及
び第８トランジスタ（T1,T2,T3,T4,T5,T6、T7,T8）と、第１、第２、第３、第４及び第５抵抗（R1,R2,R3,R4,R
B）と、入力用の第１端子（Ａ）、電源用の第２及び第３端子
（C,G）、出力用の第４端子（Ｆ）並びに接地端子と、第１、第２、第３、第４、第５及び第６ノード（H,J,K,
M,P,N）と、ショットキ・ダイオード（SD1）と、よりなり、前記第２及び第３端子（C,G）がそれぞれバイアス電源
に接続され、前記第１抵抗（R1）が前記第２端子（Ｃ）と前記第２ノ
ード（Ｊ）の間に接続され、前記第２ノード（Ｊ）は前記第２抵抗（R2）の一端に接
続され、前記第２抵抗（R2）の他端は前記第３ノード（Ｋ）を介
して前記第１トランジスタ（T1）のコレクタに接続さ
れ、前記第１トランジスタ（T1）のベースは前記第１端子
（Ａ）に接続され、前記第１トランジスタ（T1）のエミッタは前記第５ノー
ド（Ｐ）を介して一端が接地されている前記第３抵抗
（R3）の他端に接続され、前記第３端子（Ｇ）は前記第４、第５及び第６トランジ
スタ（T4,T5,T7）のコレクタに接続され、前記第５及び第６トランジスタ（T5,T7）のベースは前
記第１入力端子（Ａ）により設定される電圧に応答して
前記第１トランジスタ（T1）により設定される電圧を受
け取るように前記第１及び第２抵抗（R1,R2）の間の前
記第２ノード（Ｊ）に接続され、前記第５トランジスタ（T5）のエミッタは前記第３ノー
ド（Ｋ）を介して前記第１トランジスタ（T1）のコレク
タ及び前記第４トランジスタ（T4）のベースに接続さ
れ、前記第７トランジスタ（T8）のコレクタは前記第４ノー
ド（Ｍ）に接続され、前記第７トランジスタ（T8）のベースは前記第６ノード
（Ｎ）に接続され、前記第７トランジスタ（T8）のエミッタは前記第１ノー
ド（Ｈ）に接続され、前記第２トランジスタ（T2）のコレクタは前記第５ノー
ド（Ｐ）に接続され、前記第２トランジスタ（T2）のベースは前記第４ノード
（Ｍ）に接続され、前記第２トランジスタ（T2）のエミッタは一端が接地さ
れた前記第４抵抗（R4）の他端に接続され、前記第６トランジスタ（T7）のエミッタは前記第５抵抗
（RB）を介して前記第６ノード（Ｎ）に接続され、前記第６ノード（Ｎ）は前記ショットキ・ダイオード
（SD1）のアノードに接続され、前記ショットキ・ダイオード（SD1）のカソードは前記
第４ノード（Ｍ）に接続され、前記第４トランジスタ（T4）のエミッタは前記第１ノー
ド（Ｈ）に接続され、前記第３トランジスタ（T3）のコレクタは前記第１ノー
ド（Ｈ）に接続され、ベースは前記第４ノード（Ｍ）に
接続され、エミッタは接地され、、前記第３及び第４トランジスタ（T3,T4）はプッシュプ
ル構成に接続されて前記出力端子（Ｆ）に出力を発生
し、前記第２トランジスタ（T2），前記第３トランジスタ
（T3）、前記第４トランジスタ（T4），前記第５トラン
ジスタ（T5）および前記第７トランジスタ（T7）は前記
第１および第２入力端子（A,B）の入旅に応じて常にオ
ン状態のまま高導通状態と低導通状態の間で切り換るよ
うにバイアスされている、ことを特徴とする高速、低消費電力の電流制御型論理シ
ステム。