JP2746414B2 - エミッタ結合論理回路装置 - Google Patents
エミッタ結合論理回路装置Info
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- JP2746414B2 JP2746414B2 JP12934889A JP12934889A JP2746414B2 JP 2746414 B2 JP2746414 B2 JP 2746414B2 JP 12934889 A JP12934889 A JP 12934889A JP 12934889 A JP12934889 A JP 12934889A JP 2746414 B2 JP2746414 B2 JP 2746414B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はエミッタ結合論理回路（ECL）回路装置に
関し、特に消費電力の削減を図った回路に関するもので
ある。
関し、特に消費電力の削減を図った回路に関するもので
ある。
現在、高速論理回路装置としてエミッタ結合論理（EC
L）回路装置が広く用いられており、その変形応用とし
てディファレンシャルゲートがある。この回路はECL基
本回路と異なり、レファレンス電位を必要としないた
め、その分論理振幅を小さくして高速化を図ることがで
きる。第４図は一般に使用されるディファレンシャルゲ
ートを示す等価回路図である。
L）回路装置が広く用いられており、その変形応用とし
てディファレンシャルゲートがある。この回路はECL基
本回路と異なり、レファレンス電位を必要としないた
め、その分論理振幅を小さくして高速化を図ることがで
きる。第４図は一般に使用されるディファレンシャルゲ
ートを示す等価回路図である。
図において、Q1,Q2はエミッタ同士が接続され、各ベ
ースが入力端子I1,I2に接続された入力トランジスタ
で、各々のコレクタは第１及び第２の負荷抵抗R1,R2を
介して第１の電源であるコレクタ側電源電圧VCCと接続
され、共通接続されたエミッタが第１の電流源CS1に接
続されている。Q3はコレクタ，ベース及びエミッタがそ
れぞれコレクタ側電源VCC，入力トランジスタQ1のコレ
クタ及びエミッタフォロア電流供給用第２の電流源CS2
に接続されたエミッタフォロアトランジスタで、そのエ
ミッタを出力端子O1とするものである。Q4はコレクタ，
ベース及びエミッタがそれぞれコレクタ側電源VCC，入
力トランジスタQ2のコレクタ及びエミッタフォロア電流
供給用第３の電流源CS3に接続され、そのエミッタを出
力端子O2とするエミッタフォロアトランジスタである。
そして、このように構成された論理回路装置にあって
は、通常コレクタ側電源は接地電位であり、エミッタフ
ォロア電流供給用電流源CS2,CS3の終端電圧であるエミ
ッタ側電源VEEは負電位である。また、入力端子I1,I2に
は同一信号の正相及び逆相分、即ち互いに相補的な信号
をそれぞれ印加し、出力端子O1,O2は入力端子I1に対し
てそれぞれ反転，非反転出力であり、入力端子I2に対し
てはそれぞれ非反転，反転出力となる。
ースが入力端子I1,I2に接続された入力トランジスタ
で、各々のコレクタは第１及び第２の負荷抵抗R1,R2を
介して第１の電源であるコレクタ側電源電圧VCCと接続
され、共通接続されたエミッタが第１の電流源CS1に接
続されている。Q3はコレクタ，ベース及びエミッタがそ
れぞれコレクタ側電源VCC，入力トランジスタQ1のコレ
クタ及びエミッタフォロア電流供給用第２の電流源CS2
に接続されたエミッタフォロアトランジスタで、そのエ
ミッタを出力端子O1とするものである。Q4はコレクタ，
ベース及びエミッタがそれぞれコレクタ側電源VCC，入
力トランジスタQ2のコレクタ及びエミッタフォロア電流
供給用第３の電流源CS3に接続され、そのエミッタを出
力端子O2とするエミッタフォロアトランジスタである。
そして、このように構成された論理回路装置にあって
は、通常コレクタ側電源は接地電位であり、エミッタフ
ォロア電流供給用電流源CS2,CS3の終端電圧であるエミ
ッタ側電源VEEは負電位である。また、入力端子I1,I2に
は同一信号の正相及び逆相分、即ち互いに相補的な信号
をそれぞれ印加し、出力端子O1,O2は入力端子I1に対し
てそれぞれ反転，非反転出力であり、入力端子I2に対し
てはそれぞれ非反転，反転出力となる。
次に上記の構成に係る論理回路装置の動作について説
明する。
明する。
まず入力トランジスタQ1のベースに印加される入力電
位が入力トランジスタQ2のベースに印加される電位より
も低い場合には、入力トランジスタQ1が非導通状態とな
り、一方の入力トランジスタQ2は導通状態になる。この
ため入力トランジスタQ1のコレクタ電位はほぼVCC電位
になるとともに、入力トランジスタQ2のコレクタ電位は
負荷抵抗R2での電圧降下分だけVCC電位から低下する。
従ってエミッタフォロアトランジスタQ3,Q4のベース電
位に従い、出力端子O1は高レベル、出力端子O2は低レベ
ルとなる。
位が入力トランジスタQ2のベースに印加される電位より
も低い場合には、入力トランジスタQ1が非導通状態とな
り、一方の入力トランジスタQ2は導通状態になる。この
ため入力トランジスタQ1のコレクタ電位はほぼVCC電位
になるとともに、入力トランジスタQ2のコレクタ電位は
負荷抵抗R2での電圧降下分だけVCC電位から低下する。
従ってエミッタフォロアトランジスタQ3,Q4のベース電
位に従い、出力端子O1は高レベル、出力端子O2は低レベ
ルとなる。
次に入力トランジスタQ1のベースに印加される入力電
位が入力トランジスタQ2のベースに印加される電位より
も高い場合は入力トランジスタQ1が導通状態となるた
め、コレクタ電位は負荷抵抗R1での電圧降下分だけVCC
電位から低下し、エミッタフォロアトランジスタQ3のベ
ース電位が低下するので出力端子O1は低レベルになり、
一方の入力トランジスタQ2は非導通状態になりコレクタ
電位はほぼVCCとなり、エミッタフォロアトランジスタQ
4のベース電位が上昇するので高レベルとなる。このデ
ィファレンシャルゲートは上記電位の差が150〜200mV以
上であれば十分動作することから、従来のECL基本回路
の論理振幅が400〜800mVであるのに対してその1/2程度
に振幅を低減することが可能であり、その結果、高速動
作が実現される。
位が入力トランジスタQ2のベースに印加される電位より
も高い場合は入力トランジスタQ1が導通状態となるた
め、コレクタ電位は負荷抵抗R1での電圧降下分だけVCC
電位から低下し、エミッタフォロアトランジスタQ3のベ
ース電位が低下するので出力端子O1は低レベルになり、
一方の入力トランジスタQ2は非導通状態になりコレクタ
電位はほぼVCCとなり、エミッタフォロアトランジスタQ
4のベース電位が上昇するので高レベルとなる。このデ
ィファレンシャルゲートは上記電位の差が150〜200mV以
上であれば十分動作することから、従来のECL基本回路
の論理振幅が400〜800mVであるのに対してその1/2程度
に振幅を低減することが可能であり、その結果、高速動
作が実現される。
しかし、このように構成された論理回路装置にいては
回路電流は電流源CS1によって供給されるスイッチング
電流と電流源CS2,CS3によって供給されるエミッタフォ
ロア電流から成っており、しかもエミッタフォロア回路
を２個必要とするため回路全体の電流が大きくなるとい
う問題点があった。
回路電流は電流源CS1によって供給されるスイッチング
電流と電流源CS2,CS3によって供給されるエミッタフォ
ロア電流から成っており、しかもエミッタフォロア回路
を２個必要とするため回路全体の電流が大きくなるとい
う問題点があった。
本発明は上記のような問題点を解消するためになされ
たもので、エミッタフォロア電流量を制御することによ
って、消費電力を削減することのできるECL回路装置を
得ることを目的とする。
たもので、エミッタフォロア電流量を制御することによ
って、消費電力を削減することのできるECL回路装置を
得ることを目的とする。
この発明に係るECL回路装置は、エミッタフォロア電
流供給電流源を１個とし、さらにコレクタがエミッタフ
ォロアトランジスタのエミッタ（即ち出力端子）に、ベ
ースが入力端子にそれぞれ接続されたトランジスタペア
を新たに設け、これらのトランジスタの共通接続された
エミッタに上記エミッタフォロア電流供給用電流源を接
続する構成にしたものである。
流供給電流源を１個とし、さらにコレクタがエミッタフ
ォロアトランジスタのエミッタ（即ち出力端子）に、ベ
ースが入力端子にそれぞれ接続されたトランジスタペア
を新たに設け、これらのトランジスタの共通接続された
エミッタに上記エミッタフォロア電流供給用電流源を接
続する構成にしたものである。
本発明においては、新たに設けたトランジスタペア
が、ただ１個の電流源によって供給されるエミッタフォ
ロア電流を、入力信号に従って低レベルを出力するエミ
ッタフォロアトランジスタにのみ流すためのスイッチと
して作用する。
が、ただ１個の電流源によって供給されるエミッタフォ
ロア電流を、入力信号に従って低レベルを出力するエミ
ッタフォロアトランジスタにのみ流すためのスイッチと
して作用する。
以下、本発明の一実施例を図について説明する。
第１図において、Q1,Q2はエミッタ同士が接続され、
各ベースが入力端子I1,I2に接続された入力トランジス
タで、各々のコレクタは第１及び第２の負荷抵抗R1,R2
を介して第１の電源であるコレクタ側電源VCCと接続さ
れ、共通接続されたエミッタがスイッチング電流供給用
の第１の電流源CS1に接続されている。Q3はコレクタ，
ベースがそれぞれコレクタ側電源VCC，入力トランジス
タQ1のコレクタに接続され、エミッタを出力端子O1とす
るエミッタフォロアトランジスタであり、Q4はコレクタ
及びベースがコレクタ側電源VCC，入力トランジスタQ2
のコレクタにそれぞれ接続されエミッタを出力端子O2と
するエミッタフォロアトランジスタである。Q5及びQ6は
各々のコレクタ及び各々のベースが出力端子O1,O2及び
入力端子I1,I2にそれぞれ接続され、互いに共通接続さ
れたエミッタがエミッタフォロア電流供給用第２の電流
源SCS2に接続されたエミッタフォロア電流制御用の第１
及び第２のトランジスタである。
各ベースが入力端子I1,I2に接続された入力トランジス
タで、各々のコレクタは第１及び第２の負荷抵抗R1,R2
を介して第１の電源であるコレクタ側電源VCCと接続さ
れ、共通接続されたエミッタがスイッチング電流供給用
の第１の電流源CS1に接続されている。Q3はコレクタ，
ベースがそれぞれコレクタ側電源VCC，入力トランジス
タQ1のコレクタに接続され、エミッタを出力端子O1とす
るエミッタフォロアトランジスタであり、Q4はコレクタ
及びベースがコレクタ側電源VCC，入力トランジスタQ2
のコレクタにそれぞれ接続されエミッタを出力端子O2と
するエミッタフォロアトランジスタである。Q5及びQ6は
各々のコレクタ及び各々のベースが出力端子O1,O2及び
入力端子I1,I2にそれぞれ接続され、互いに共通接続さ
れたエミッタがエミッタフォロア電流供給用第２の電流
源SCS2に接続されたエミッタフォロア電流制御用の第１
及び第２のトランジスタである。
次にこのように構成されたECL回路装置の動作につい
て説明する。
て説明する。
まず入力トランジスタQ1のベース（即ち入力端子I1）
に印加される入力電位が入力トランジスタQ2のベース
（即ち入力端子I2）に印加される電位よりも論理振幅分
だけ低い場合は、入力トランジスタQ1は非導通状態とな
り、一方の入力トランジスタQ2は導通状態になる。この
ため入力トランジスタQ1のコレクタ電位はVCC電位とな
るとともに、入力トランジスタQ2のコレクタ電位は負荷
抵抗R2での電圧降下分（即ち論理振幅分）だけVCC電位
から低下する。従ってエミッタフォロアトランジスタQ
3,Q4のベース電位に従い、出力端子O1は高レベル、出力
端子O2の低レベルとなる。また、この時エミッタフォロ
ア段に注目すると第１のトランジスタQ5は非導通状態、
第２のトランジスタQ6は導通状態であるために、電流源
CS2によって供給されるエミッタフォロア電流は低レベ
ルを出力するトランジスタQ4を流れる。
に印加される入力電位が入力トランジスタQ2のベース
（即ち入力端子I2）に印加される電位よりも論理振幅分
だけ低い場合は、入力トランジスタQ1は非導通状態とな
り、一方の入力トランジスタQ2は導通状態になる。この
ため入力トランジスタQ1のコレクタ電位はVCC電位とな
るとともに、入力トランジスタQ2のコレクタ電位は負荷
抵抗R2での電圧降下分（即ち論理振幅分）だけVCC電位
から低下する。従ってエミッタフォロアトランジスタQ
3,Q4のベース電位に従い、出力端子O1は高レベル、出力
端子O2の低レベルとなる。また、この時エミッタフォロ
ア段に注目すると第１のトランジスタQ5は非導通状態、
第２のトランジスタQ6は導通状態であるために、電流源
CS2によって供給されるエミッタフォロア電流は低レベ
ルを出力するトランジスタQ4を流れる。
次に入力端子I1に印加される入力電位が入力端子I2に
印加される電位よりも論理振幅分だけ高い場合は入力ト
ランジスタQ1が導通状態となるため、コレクタ電位は負
荷抵抗R1での電圧降下分（即ち論理振幅分）だけVCC電
位から低下し、それに従いエミッタフォロアトランジス
タQ3のベース電位が低下するので出力端子O1は低レベル
になり、一方の入力トランジスタQ2は非導通状態になり
コレクタ電位がほぼVCC電位になって、エミッタフォロ
アトランジスタQ4のベース電位が上昇するので高レベル
となる。この時エミッタフォロア段では第１のトランジ
スタQ5が導通状態、第２のトランジスタQ6は非導通状態
となるため、CS2によるエミッタフォロア電流は低レベ
ルを出力するエミッタフォロアトランジスタQ3のみを流
れることになる。つまり、本実施例の回路構成によれば
エミッタフォロアトランジスタQ3あるいはQ4のエミッタ
（即ち、出力端子O1あるいはO2）が高レベルのときはエ
ミッタフォロア電流がほとんど流れず、低レベルのとき
にはエミッタフォロア電流が流れる。従って、エミッタ
フォロア供給用の電流源は１個構成するだけで良く、第
４図に示した従来回路装置におけるように出力レベルの
高低にかかわらず、常時エミッタフォロア電流が流れる
回路構成に比して、回路電流を削減することができる。
具体的にはスイッチング電流ISWとエミッタフォロア電
流IEFに関してISW≦IEFとなるように設定した場合、第
１図と第４図からわかるように30％以上消費電力が削減
されることになる。
印加される電位よりも論理振幅分だけ高い場合は入力ト
ランジスタQ1が導通状態となるため、コレクタ電位は負
荷抵抗R1での電圧降下分（即ち論理振幅分）だけVCC電
位から低下し、それに従いエミッタフォロアトランジス
タQ3のベース電位が低下するので出力端子O1は低レベル
になり、一方の入力トランジスタQ2は非導通状態になり
コレクタ電位がほぼVCC電位になって、エミッタフォロ
アトランジスタQ4のベース電位が上昇するので高レベル
となる。この時エミッタフォロア段では第１のトランジ
スタQ5が導通状態、第２のトランジスタQ6は非導通状態
となるため、CS2によるエミッタフォロア電流は低レベ
ルを出力するエミッタフォロアトランジスタQ3のみを流
れることになる。つまり、本実施例の回路構成によれば
エミッタフォロアトランジスタQ3あるいはQ4のエミッタ
（即ち、出力端子O1あるいはO2）が高レベルのときはエ
ミッタフォロア電流がほとんど流れず、低レベルのとき
にはエミッタフォロア電流が流れる。従って、エミッタ
フォロア供給用の電流源は１個構成するだけで良く、第
４図に示した従来回路装置におけるように出力レベルの
高低にかかわらず、常時エミッタフォロア電流が流れる
回路構成に比して、回路電流を削減することができる。
具体的にはスイッチング電流ISWとエミッタフォロア電
流IEFに関してISW≦IEFとなるように設定した場合、第
１図と第４図からわかるように30％以上消費電力が削減
されることになる。
特許請求の範囲第２項に記載した発明の一実施例を第
２図に示す。同図において、第１図と同一符号は同一部
分を示す。第１図と異なる点は、入力端子I1と第１のト
ランジスタQ5のベース間及び入力端子I2と第２のトラン
ジスタQ6のベース間にダイオードD1及びD2をそれぞれ接
続している点である。回路の基本動作及び効果は第１図
に示した実施例と同じであるが、上記ダイオードはさら
に以下に示すような効果を奏する。
２図に示す。同図において、第１図と同一符号は同一部
分を示す。第１図と異なる点は、入力端子I1と第１のト
ランジスタQ5のベース間及び入力端子I2と第２のトラン
ジスタQ6のベース間にダイオードD1及びD2をそれぞれ接
続している点である。回路の基本動作及び効果は第１図
に示した実施例と同じであるが、上記ダイオードはさら
に以下に示すような効果を奏する。
第１図に示した実施例でエミッタフォロア段に着目す
ると、第１及び第２のトランジスタQ5及びQ6において、
導通状態にあるトランジスタに接続されたエミッタフォ
ロアトランジスタQ3あるいはQ4は常に低レベルを出力し
ているために、その導通状態にあるトランジスタはベー
ス電位がコレクタ電位よりも論理振幅分だけ高くなり浅
い飽和状態となる可能性がある。そこでこのように浅い
飽和状態となることを回避するためにベース電位のレベ
ルシフト用として上記ダイオードD1及びD2を設けたもの
である。
ると、第１及び第２のトランジスタQ5及びQ6において、
導通状態にあるトランジスタに接続されたエミッタフォ
ロアトランジスタQ3あるいはQ4は常に低レベルを出力し
ているために、その導通状態にあるトランジスタはベー
ス電位がコレクタ電位よりも論理振幅分だけ高くなり浅
い飽和状態となる可能性がある。そこでこのように浅い
飽和状態となることを回避するためにベース電位のレベ
ルシフト用として上記ダイオードD1及びD2を設けたもの
である。
第３図は特許請求の範囲第３項に記載した発明の一実
施例を示す。第１図に示した実施例においても消費電力
の削減効果は十分に得られるが、第３図に示すようにエ
ミッタ側電源VEEをスイッチング段用の第２の電源VEE1
とエミッタフォロア段用の第３のVEE2に分離した場合に
本発明の回路装置を適用することによって、さらに消費
電力削減効果を上げることが可能となる。
施例を示す。第１図に示した実施例においても消費電力
の削減効果は十分に得られるが、第３図に示すようにエ
ミッタ側電源VEEをスイッチング段用の第２の電源VEE1
とエミッタフォロア段用の第３のVEE2に分離した場合に
本発明の回路装置を適用することによって、さらに消費
電力削減効果を上げることが可能となる。
なお上記の説明においては各電流源の具体的な構成法
については触れていないが、トランジスタと抵抗素子の
組み合わせ、あるいは抵抗性素子のみ等、電流を供給し
得る手段であればいかなる構成でもよいことは勿論であ
る。
については触れていないが、トランジスタと抵抗素子の
組み合わせ、あるいは抵抗性素子のみ等、電流を供給し
得る手段であればいかなる構成でもよいことは勿論であ
る。
以上のように、本発明によればエミッタフォロア電流
供給用の電流源を１個にし、コレクタがエミッタフォロ
アトランジスタのエミッタに、ベースが入力端子にそれ
ぞれ接続されたトランジスタペアを設け、これらのトラ
ンジスタの共通接続されたエミッタに上記電流源を接続
する構成にし、これら２つのトランジスタによって入力
レベルの高低に応じてエミッタフォロアトランジスタを
流れる電流量を制御できる構成にしたので、消費電力を
削減できる効果がある。
供給用の電流源を１個にし、コレクタがエミッタフォロ
アトランジスタのエミッタに、ベースが入力端子にそれ
ぞれ接続されたトランジスタペアを設け、これらのトラ
ンジスタの共通接続されたエミッタに上記電流源を接続
する構成にし、これら２つのトランジスタによって入力
レベルの高低に応じてエミッタフォロアトランジスタを
流れる電流量を制御できる構成にしたので、消費電力を
削減できる効果がある。
さらに他の発明では、上記エミッタフォロア電流を制
御する２つのトランジスタのベースにレベルシフト用の
ダイオードを接続したので、上記２つのトランジスタの
飽和を防止できる効果がある。
御する２つのトランジスタのベースにレベルシフト用の
ダイオードを接続したので、上記２つのトランジスタの
飽和を防止できる効果がある。
またもう一つの発明では、エミッタ側電源VEEをスイ
ッチング段用とエミッタフォロア段用としたので、さら
に消費電力削減効果を向上できる効果がある。
ッチング段用とエミッタフォロア段用としたので、さら
に消費電力削減効果を向上できる効果がある。
第１図は本発明に係るECL回路装置の一実施例を示す回
路図、第２図は第２の発明の一実施例を示す回路図、第
３図は第３の発明の一実施例を示す回路図、第４図は従
来のECL回路装置を示す回路図である。 Q1,Q2…入力トランジスタ、Q3,Q4…第1,第２のエミッタ
フォロアトランジスタ（第1,第２の出力用トランジス
タ）、Q5,Q6…エミッタフォロア電流制御用トランジス
タ（第1,第２のトランジスタ）、D1,D2…レベルシフト
用ダイオード（第1,第２のダイオード）、CS1…スイッ
チイング電流供給用電流源（第１の電流源）、CS2…エ
ミッタフォロア電流供給用電流源（第２の電流源）、CS
3…エミッタフォロア電流供給用電流源（第３の電流
源）、11,12…第1,第２の入力端子、O1,O2…第1,第２の
出力端子、VCC…コレクタ側電源（第１の電源）、VEE…
エミッタ側の電源（第２の電源）、VEE1…第２の電源、
VEE2…第３の電源、R1,R2…第1,第２の負荷抵抗（第1,
第２の抵抗性素子）。 なお図中同一符号は同一又は相当部分を示す。
路図、第２図は第２の発明の一実施例を示す回路図、第
３図は第３の発明の一実施例を示す回路図、第４図は従
来のECL回路装置を示す回路図である。 Q1,Q2…入力トランジスタ、Q3,Q4…第1,第２のエミッタ
フォロアトランジスタ（第1,第２の出力用トランジス
タ）、Q5,Q6…エミッタフォロア電流制御用トランジス
タ（第1,第２のトランジスタ）、D1,D2…レベルシフト
用ダイオード（第1,第２のダイオード）、CS1…スイッ
チイング電流供給用電流源（第１の電流源）、CS2…エ
ミッタフォロア電流供給用電流源（第２の電流源）、CS
3…エミッタフォロア電流供給用電流源（第３の電流
源）、11,12…第1,第２の入力端子、O1,O2…第1,第２の
出力端子、VCC…コレクタ側電源（第１の電源）、VEE…
エミッタ側の電源（第２の電源）、VEE1…第２の電源、
VEE2…第３の電源、R1,R2…第1,第２の負荷抵抗（第1,
第２の抵抗性素子）。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】ベースが互いに相補的に信号が印加される
第１及び第２の入力信号端子に接続され、エミッタが共
通接続された第１及び第２の入力トランジスタと、 上記第１の入力トランジスタのコレクタと第１の電源間
に接続された第１の抵抗性素子と、 上記第２の入力トランジスタのコレクタと上記第１の電
源間に接続された第２の抵抗性素子と、 上記共通エミッタと第２の電源間に接続された第１の電
流源と、 ベースが上記第１の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第１の出力端子
にそれぞれ接続された第１の出力用トランジスタと、 ベースが上記第２の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第２の出力端子
にそれぞれ接続された第２の出力用トランジスタと、 ベースが上記第１の入力端子に、コレクタが上記第１の
出力端子に、エミッタが第２の電流源を介して第２の電
源にそれぞれ接続された第１のトランジスタと、 ベースが上記第２の入力端子に、コレクタが上記第２の
出力端子に、エミッタが第２の電流源を介して第２の電
源に接続された第２のトランジスタとを備えたことを特
徴とするエミッタ結合論理回路装置。 - 【請求項２】ベースが互いに相補的な信号が印加される
第１及び第２の入力信号端子に接続され、エミッタが共
通接続された第１及び第２の入力トランジスタと、 上記第１の入力トランジスタのコレクタと第１の電源間
に接続された第１の抵抗性素子と、 上記第２の入力トランジスタのコレクタと上記第１の電
源間に接続された第２の抵抗性素子と、 上記共通エミッタと第２の電源間に接続された第１の電
流源と、 ベースが上記第１の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第１の出力端子
にそれぞれ接続された第１の出力用トランジスタと、 ベースが上記第２の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第２の出力端子
にそれぞれ接続された第２の出力用トランジスタと、 ベースが上記第１の入力端子に第１のダイオードを介し
て接続され、コレクタが上記第１の出力端子に、エミッ
タが第２の電流源を介して上記第２の電源にそれぞれ接
続された第１のトランジスタと、 ベースが上記第２の入力端子に第２のダイオードを介し
て接続され、コレクタが上記第２の出力端子に、エミッ
タが上記第２の電流源を介して上記第２の電源にそれぞ
れ接続された第２のトランジスタとを備えたことを特徴
とするエミッタ結合論理回路装置。 - 【請求項３】ベースが互いに相補的な信号が印加される
第１及び第２の入力信号端子に接続され、エミッタが共
通接続された第１及び第２の入力トランジスタと、 上記第１の入力トランジスタのコレクタと第１の電源間
に接続された第１の抵抗性素子と、 上記第２の入力トランジスタのコレクタと上記第１の電
源間に接続された第２の抵抗性素子と、 上記共通エミッタと第２の電源間に接続された第１の電
流源と、 ベースが上記第１の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第１の出力端子
にそれぞれ接続された第１の出力用トランジスタと、 ベースが上記第２の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第２の出力端子
にそれぞれ接続された第２の出力用トランジスタと、 ベースが上記第１の入力端子に、コレクタが上記第１の
出力端子に、エミッタが第２の電流源を介して第３の電
源にそれぞれ接続された第１のトランジスタと、 ベースが上記第２の入力端子に、コレクタが上記第２の
出力端子に、エミッタが上記第２の電流源を介して上記
第３の電源にそれぞれ接続された第２のトラジスタとを
備えたことを特徴とするエミッタ結合論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12934889A JP2746414B2 (ja) | 1989-05-22 | 1989-05-22 | エミッタ結合論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12934889A JP2746414B2 (ja) | 1989-05-22 | 1989-05-22 | エミッタ結合論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306717A JPH02306717A (ja) | 1990-12-20 |
| JP2746414B2 true JP2746414B2 (ja) | 1998-05-06 |
Family
ID=15007387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12934889A Expired - Lifetime JP2746414B2 (ja) | 1989-05-22 | 1989-05-22 | エミッタ結合論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746414B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4324854C1 (de) * | 1993-07-23 | 1995-01-12 | Siemens Ag | Ausgangsstufe für digitale Stromschalter |
-
1989
- 1989-05-22 JP JP12934889A patent/JP2746414B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02306717A (ja) | 1990-12-20 |
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