JPH0259652B2 - - Google Patents
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- JPH0259652B2 JPH0259652B2 JP58089353A JP8935383A JPH0259652B2 JP H0259652 B2 JPH0259652 B2 JP H0259652B2 JP 58089353 A JP58089353 A JP 58089353A JP 8935383 A JP8935383 A JP 8935383A JP H0259652 B2 JPH0259652 B2 JP H0259652B2
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- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- DRSFVGQMPYTGJY-GNSLJVCWSA-N Deprodone propionate Chemical compound C1CC2=CC(=O)C=C[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@@](C(C)=O)(OC(=O)CC)[C@@]1(C)C[C@@H]2O DRSFVGQMPYTGJY-GNSLJVCWSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
この発明は高速な論理回路装置に関し、特に消
費電力の削減を図つたものに関するものである。
費電力の削減を図つたものに関するものである。
現在、高速論理回路装置としてエミツタ結合論
理回路装置ECLが広く用いられている。第１図
は従来のエミツタ結合論理回路装置を示す等価回
路図であり、図において、Ｑ１，Ｑ２，およびＱ
３はそれぞれ並列接続、つまり各々のコレクタ同
士、エミツタ同士が接続され、各ベースが入力端
子１１，１２および１３にそれぞれ接続された入
力トランジスタで、共通接続されたコレクタが第
１の負荷抵抗Ｒ１を介して第１の電源であるコレ
クタ側電源電圧Vccと接続され、共通接続された
エミツタが電流源CSに接続されている。Ｑ４は
ベースに基準電位Vbbが接続されたレフアレンス
トランジスタで、エミツタが入力トランジスタＱ
１，Ｑ２，Ｑ３の共通接続されたエミツタに接続
されるとともに上記電流源CSに接続され、コレ
クタが第２の負荷抵抗Ｒ２を介して上記コレクタ
側電源電圧Vccに接続されている。Ｑ５はコレク
タ、ベース及びエミツタがそれぞれコレクタ側電
源電圧Vcc、入力トランジスタＱ１，Ｑ２，Ｑ３
の共通接続されたコレクタ及びエミツタフオロア
抵抗Ｒ３に接続されたエミツタフオロアトランジ
スタで、そのエミツタを出力端子Ｏ１とするもの
である。Ｑ６はコレクタ、ベース及びエミツタが
それぞれコレクタ側電源電圧Vcc、レフアレンス
トランジスタＱ４のコレクタ及びエミツタフオロ
ア抵抗Ｒ４に接続され、そのエミツタを出力端子
Ｏ２とするエミツタフオロアトランジスタであ
る。
理回路装置ECLが広く用いられている。第１図
は従来のエミツタ結合論理回路装置を示す等価回
路図であり、図において、Ｑ１，Ｑ２，およびＱ
３はそれぞれ並列接続、つまり各々のコレクタ同
士、エミツタ同士が接続され、各ベースが入力端
子１１，１２および１３にそれぞれ接続された入
力トランジスタで、共通接続されたコレクタが第
１の負荷抵抗Ｒ１を介して第１の電源であるコレ
クタ側電源電圧Vccと接続され、共通接続された
エミツタが電流源CSに接続されている。Ｑ４は
ベースに基準電位Vbbが接続されたレフアレンス
トランジスタで、エミツタが入力トランジスタＱ
１，Ｑ２，Ｑ３の共通接続されたエミツタに接続
されるとともに上記電流源CSに接続され、コレ
クタが第２の負荷抵抗Ｒ２を介して上記コレクタ
側電源電圧Vccに接続されている。Ｑ５はコレク
タ、ベース及びエミツタがそれぞれコレクタ側電
源電圧Vcc、入力トランジスタＱ１，Ｑ２，Ｑ３
の共通接続されたコレクタ及びエミツタフオロア
抵抗Ｒ３に接続されたエミツタフオロアトランジ
スタで、そのエミツタを出力端子Ｏ１とするもの
である。Ｑ６はコレクタ、ベース及びエミツタが
それぞれコレクタ側電源電圧Vcc、レフアレンス
トランジスタＱ４のコレクタ及びエミツタフオロ
ア抵抗Ｒ４に接続され、そのエミツタを出力端子
Ｏ２とするエミツタフオロアトランジスタであ
る。
そして、この様に回路構成された論理回路装置
にあつては通常、コレクタ側電源電圧Vccは接地
電位であり、エミツタフオロア抵抗Ｒ３，Ｒ４の
終端電圧であるエミツタ側電源電圧Veeは負電位
であり、出力端子Ｏ１，Ｏ２は入力端子１１，１
２，１３に対してそれぞれNOR出力、OR出力と
なる。
にあつては通常、コレクタ側電源電圧Vccは接地
電位であり、エミツタフオロア抵抗Ｒ３，Ｒ４の
終端電圧であるエミツタ側電源電圧Veeは負電位
であり、出力端子Ｏ１，Ｏ２は入力端子１１，１
２，１３に対してそれぞれNOR出力、OR出力と
なる。
次に、上記の構成に係る論理回路装置の動作に
ついて説明する。
ついて説明する。
まず、入力トランジスタＱ１，Ｑ２，Ｑ３のベ
ース、つまり入力端子１１，１２，１３に印加さ
れる入力電位Vinが全て基準電位Vbbより低レベ
ルのときには、入力トランジスタＱ１，Ｑ２，Ｑ
３が非導通状態となり、一方レフアレンストラン
ジスタＱ４が導通状態になる。このため、入力ト
ランジスタＱ１，Ｑ２，Ｑ３のコレクタ電位はほ
ぼVcc電位になるとともに、レフアレンストラン
ジスタＱ４のコレクタ電位は負荷抵抗Ｒ２での電
圧降下分だけVcc電位から低下する。従つてエミ
ツタフオロアトランジスタＱ５，Ｑ６のベース電
位に従い出力端子Ｏ１は高レベル、出力端子Ｏ２
は低レベルとなる。
ース、つまり入力端子１１，１２，１３に印加さ
れる入力電位Vinが全て基準電位Vbbより低レベ
ルのときには、入力トランジスタＱ１，Ｑ２，Ｑ
３が非導通状態となり、一方レフアレンストラン
ジスタＱ４が導通状態になる。このため、入力ト
ランジスタＱ１，Ｑ２，Ｑ３のコレクタ電位はほ
ぼVcc電位になるとともに、レフアレンストラン
ジスタＱ４のコレクタ電位は負荷抵抗Ｒ２での電
圧降下分だけVcc電位から低下する。従つてエミ
ツタフオロアトランジスタＱ５，Ｑ６のベース電
位に従い出力端子Ｏ１は高レベル、出力端子Ｏ２
は低レベルとなる。
次に、入力トランジスタＱ１，Ｑ２，Ｑ３のベ
ースに印加される入力電位Vinのうち少なくとも
１個の入力電位が基準電位Vbbより高レベルにな
ると、入力トランジスタＱ１，Ｑ２，Ｑ３の少な
くとも１つが導通状態となるため、入力トランジ
スタＱ１，Ｑ２，Ｑ３のコレクタ電位は負荷抵抗
Ｒ１での電圧降下分だけVcc電位から低下し、エ
ミツタフオロアトランジスタＱ５のベース電位が
低下するので、出力端子Ｏ１は低レベルになり、
一方、レフアレンストランジスタＱ４が非導通状
態になり、レフアレンストランジスタＱ４のコレ
クタ電位がほぼVccとなり、エミツタフオロアト
ランジスタＱ６のベース電位が上昇するので、高
レベルになる。このように、複数個の入力１１，
１２，１３に対して出力端子Ｏ１はNOR出力、、
出力端子Ｏ２はOR出力となる。
ースに印加される入力電位Vinのうち少なくとも
１個の入力電位が基準電位Vbbより高レベルにな
ると、入力トランジスタＱ１，Ｑ２，Ｑ３の少な
くとも１つが導通状態となるため、入力トランジ
スタＱ１，Ｑ２，Ｑ３のコレクタ電位は負荷抵抗
Ｒ１での電圧降下分だけVcc電位から低下し、エ
ミツタフオロアトランジスタＱ５のベース電位が
低下するので、出力端子Ｏ１は低レベルになり、
一方、レフアレンストランジスタＱ４が非導通状
態になり、レフアレンストランジスタＱ４のコレ
クタ電位がほぼVccとなり、エミツタフオロアト
ランジスタＱ６のベース電位が上昇するので、高
レベルになる。このように、複数個の入力１１，
１２，１３に対して出力端子Ｏ１はNOR出力、、
出力端子Ｏ２はOR出力となる。
ところで、この様に構成されたECL回路装置
においては、回路電流は入力トランジスタＱ１，
Ｑ２，Ｑ３、レフアレンストランジスタＱ４、負
荷抵抗Ｒ１，Ｒ２及び電流源CSで構成されるス
イツチング段を流れるスイツチング電流と、エミ
ツタフオロアトランジスタＱ５，Ｑ６とエミツタ
フオロア抵抗Ｒ３，Ｒ４により構成されるエミツ
タフオロア段に流れるエミツタフオロア電流から
成つており、しかもエミツタフオロア回路を２個
有し、常時両エミツタフオロア回路にエミツタフ
オロア電流が流れているのでECL回路全体の回
路電流が大きくなるという欠点があつた。
においては、回路電流は入力トランジスタＱ１，
Ｑ２，Ｑ３、レフアレンストランジスタＱ４、負
荷抵抗Ｒ１，Ｒ２及び電流源CSで構成されるス
イツチング段を流れるスイツチング電流と、エミ
ツタフオロアトランジスタＱ５，Ｑ６とエミツタ
フオロア抵抗Ｒ３，Ｒ４により構成されるエミツ
タフオロア段に流れるエミツタフオロア電流から
成つており、しかもエミツタフオロア回路を２個
有し、常時両エミツタフオロア回路にエミツタフ
オロア電流が流れているのでECL回路全体の回
路電流が大きくなるという欠点があつた。
本発明は上記のような従来のものの欠点を除去
するためになされたもので、NOR，OR両出力の
エミツタフオロア抵抗を取り除き、これに代えて
それぞれのエミツタフオロアトランジスタに新た
に第１および第２のトランジスタを接続し、該第
１および第２のトランジスタのベースをそれぞれ
入力トランジスタとレフアレンストランジスタの
結合されたエミツタおよび第２の基準電位に接続
し、さらにそれらのトランジスタのエミツタを第
２の電流源を介して第２の電源に接続する構成と
し、NOR側エミツタフオロアトランジスタに接
続された上記第１のトランジスタのベースに印加
される電位とOR側エミツタフオロアトランジス
タに接続された上記第２のトランジスタのベース
に印加される上記第２の基準電位の大小によりエ
ミツタフオロアトランジスタを流れる電流量を制
御することによつて、消費電力を削減し、併せて
遅延時間の改善を図ることのできる論理回路装置
を提供することを目的とするものである。
するためになされたもので、NOR，OR両出力の
エミツタフオロア抵抗を取り除き、これに代えて
それぞれのエミツタフオロアトランジスタに新た
に第１および第２のトランジスタを接続し、該第
１および第２のトランジスタのベースをそれぞれ
入力トランジスタとレフアレンストランジスタの
結合されたエミツタおよび第２の基準電位に接続
し、さらにそれらのトランジスタのエミツタを第
２の電流源を介して第２の電源に接続する構成と
し、NOR側エミツタフオロアトランジスタに接
続された上記第１のトランジスタのベースに印加
される電位とOR側エミツタフオロアトランジス
タに接続された上記第２のトランジスタのベース
に印加される上記第２の基準電位の大小によりエ
ミツタフオロアトランジスタを流れる電流量を制
御することによつて、消費電力を削減し、併せて
遅延時間の改善を図ることのできる論理回路装置
を提供することを目的とするものである。
以下、この発明の実施例を図について説明す
る。
る。
第２図は、この発明に係る論理回路装置の一実
施例を示す回路図であり、特に３入力構成の
NOR出力およびOR出力を有する論理回路装置を
示すものである。同図において、Ｑ１，Ｑ２およ
びＱ３はベースがそれぞれ入力端子１１，１２，
１３に接続された入力トランジスタ、Ｑ４はベー
スが第１の基準電位Vbb１に接続されたレフアレ
ンストランジスタ、Ｒ１は第１の電源Vccと入力
トランジスタＱ１，Ｑ２，Ｑ３の共通コレクタと
の間に接続された第１の負荷抵抗、Ｒ２は第１の
電源VccおよびレフアレンストランジスタＱ４の
コレクタ間に接続された第２の負荷抵抗、CS１
は入力トランジスタＱ１，Ｑ２，Ｑ３およびレフ
アレンストランジスタＱ４の各エミツタが共通に
接続されたスイツチング電流供給用の第１の電流
源、Ｑ５およびＱ６はそれぞれベースが入力トラ
ンジスタＱ１，Ｑ２，Ｑ３のコレクタおよびレフ
アレンストランジスタＱ４のコレクタに接続され
た第１、第２のエミツタフオロアトランジスタ、
Ｑ７およびＱ８はそれぞれベースが入力トランジ
スタＱ１，Ｑ２，Ｑ３、レフアレンストランジス
タＱ４の各エミツタおよび第２の基準電位Vbb２
に接続され、互いのエミツタがエミツタフオロア
電流供給用の第２の電流源CS２に共通接続され
たエミツタフオロア電流制御用の第１、第２のト
ランジスタであり、第１のエミツタフオロアトラ
ンジスタＱ５のエミツタおよび第１のエミツタフ
オロア電流制御用トランジスタＱ７のコレクタは
NOR出力端子Ｏ１に、第２のエミツタフオロア
トランジスタＱ６のエミツタおよび第２のエミツ
タフオロア電流制御用トランジスタＱ８のコレク
タはOR出力端子Ｏ２にそれぞれ接続されてい
る。
施例を示す回路図であり、特に３入力構成の
NOR出力およびOR出力を有する論理回路装置を
示すものである。同図において、Ｑ１，Ｑ２およ
びＱ３はベースがそれぞれ入力端子１１，１２，
１３に接続された入力トランジスタ、Ｑ４はベー
スが第１の基準電位Vbb１に接続されたレフアレ
ンストランジスタ、Ｒ１は第１の電源Vccと入力
トランジスタＱ１，Ｑ２，Ｑ３の共通コレクタと
の間に接続された第１の負荷抵抗、Ｒ２は第１の
電源VccおよびレフアレンストランジスタＱ４の
コレクタ間に接続された第２の負荷抵抗、CS１
は入力トランジスタＱ１，Ｑ２，Ｑ３およびレフ
アレンストランジスタＱ４の各エミツタが共通に
接続されたスイツチング電流供給用の第１の電流
源、Ｑ５およびＱ６はそれぞれベースが入力トラ
ンジスタＱ１，Ｑ２，Ｑ３のコレクタおよびレフ
アレンストランジスタＱ４のコレクタに接続され
た第１、第２のエミツタフオロアトランジスタ、
Ｑ７およびＱ８はそれぞれベースが入力トランジ
スタＱ１，Ｑ２，Ｑ３、レフアレンストランジス
タＱ４の各エミツタおよび第２の基準電位Vbb２
に接続され、互いのエミツタがエミツタフオロア
電流供給用の第２の電流源CS２に共通接続され
たエミツタフオロア電流制御用の第１、第２のト
ランジスタであり、第１のエミツタフオロアトラ
ンジスタＱ５のエミツタおよび第１のエミツタフ
オロア電流制御用トランジスタＱ７のコレクタは
NOR出力端子Ｏ１に、第２のエミツタフオロア
トランジスタＱ６のエミツタおよび第２のエミツ
タフオロア電流制御用トランジスタＱ８のコレク
タはOR出力端子Ｏ２にそれぞれ接続されてい
る。
すなわち、本実施例では従来の第１図に示す
ECL回路装置におけるエミツタフオロア抵抗Ｒ
３，Ｒ４を削除するとともに、両抵抗Ｒ３，Ｒ４
をベースがそれぞれスイツチング電流供給用電流
源CS１および第２の基準電位Vbb２に接続され
た２個のトランジスタＱ７，Ｑ８に置換え、互い
のエミツタを共通にエミツタフオロア電流供給用
電流源CS２に接続し、コレクタをエミツタフオ
ロアトランジスタのエミツタに接続した構成とな
つているものであり、エミツタフオロア電流は１
個の電流源CS２で供給されることになるもので
ある。
ECL回路装置におけるエミツタフオロア抵抗Ｒ
３，Ｒ４を削除するとともに、両抵抗Ｒ３，Ｒ４
をベースがそれぞれスイツチング電流供給用電流
源CS１および第２の基準電位Vbb２に接続され
た２個のトランジスタＱ７，Ｑ８に置換え、互い
のエミツタを共通にエミツタフオロア電流供給用
電流源CS２に接続し、コレクタをエミツタフオ
ロアトランジスタのエミツタに接続した構成とな
つているものであり、エミツタフオロア電流は１
個の電流源CS２で供給されることになるもので
ある。
次にこのように構成された論理回路装置の動作
について説明する。
について説明する。
まず、入力端子１１，１２，１３に印加される
入力電位Vinがすべて基準電位Vbb１より低い低
論理レベルＶ１のときには、入力トランジスタＱ
１，Ｑ２，Ｑ３が非導通状態となり、レフアレン
ストランジスタＱ４が導通状態になる。このため
入力トランジスタＱ１，Ｑ２，Ｑ３のコレクタ電
位はほぼVcc電位になり、レフアレンストランジ
スタＱ４のコレクタ電位は負荷抵抗Ｒ２での電圧
降下分だけVcc電位から低下する。従つてエミツ
タフオロアトランジスタＱ５およびＱ６のベース
電位に従い出力端子Ｏ１は高論理レベルVh、出
力端子Ｏ２は低論理レベルＶ１となる。またこの
とき、入力トランジスタＱ１，Ｑ２，Ｑ３および
レフアレンストランジスタＱ４の各エミツタが共
通に接続された点１の電位は基準電位Vbb１から
レフアレンストランジスタＱ４のベースエミツタ
間順方向Vbeだけ低下した電位Vbb１−Vbeとな
る。
入力電位Vinがすべて基準電位Vbb１より低い低
論理レベルＶ１のときには、入力トランジスタＱ
１，Ｑ２，Ｑ３が非導通状態となり、レフアレン
ストランジスタＱ４が導通状態になる。このため
入力トランジスタＱ１，Ｑ２，Ｑ３のコレクタ電
位はほぼVcc電位になり、レフアレンストランジ
スタＱ４のコレクタ電位は負荷抵抗Ｒ２での電圧
降下分だけVcc電位から低下する。従つてエミツ
タフオロアトランジスタＱ５およびＱ６のベース
電位に従い出力端子Ｏ１は高論理レベルVh、出
力端子Ｏ２は低論理レベルＶ１となる。またこの
とき、入力トランジスタＱ１，Ｑ２，Ｑ３および
レフアレンストランジスタＱ４の各エミツタが共
通に接続された点１の電位は基準電位Vbb１から
レフアレンストランジスタＱ４のベースエミツタ
間順方向Vbeだけ低下した電位Vbb１−Vbeとな
る。
一方、入力端子１１，１２，１３のうち少なく
とも１個の入力端子に印加される入力電位Vinが
基準電位Vbb１よりも高い高論理レベルVhにな
ると、Vhが印加された入力トランジスタが導通
状態となり、レフアレンストランジスタＱ４が非
導通状態になる。このため入力トランジスタＱ
１，Ｑ２，Ｑ３のコレクタ電位は負荷抵抗Ｒ１で
の電圧降下分だけVcc電位から低下し、レフアレ
ンストランジスタＱ４のコレクタ電位はほぼVcc
電位になる。従つてエミツタフオロアトランジス
タＱ５およびＱ６のベース電位に従い出力端子Ｏ
１は低論理レベルＶ１、出力端子Ｏ２は高論理レ
ベルVhとなる。またこのとき、入力トランジス
タＱ１，Ｑ２，Ｑ３およびレフアレンストランジ
スタＱ４の各エミツタが共通に接続された点１の
電位は、高論理レベルVhから入力トランジスタ
のベースエミツタ間順方向電圧Vbeだけ低下した
電位、すなわちVh−Vbeとなる。
とも１個の入力端子に印加される入力電位Vinが
基準電位Vbb１よりも高い高論理レベルVhにな
ると、Vhが印加された入力トランジスタが導通
状態となり、レフアレンストランジスタＱ４が非
導通状態になる。このため入力トランジスタＱ
１，Ｑ２，Ｑ３のコレクタ電位は負荷抵抗Ｒ１で
の電圧降下分だけVcc電位から低下し、レフアレ
ンストランジスタＱ４のコレクタ電位はほぼVcc
電位になる。従つてエミツタフオロアトランジス
タＱ５およびＱ６のベース電位に従い出力端子Ｏ
１は低論理レベルＶ１、出力端子Ｏ２は高論理レ
ベルVhとなる。またこのとき、入力トランジス
タＱ１，Ｑ２，Ｑ３およびレフアレンストランジ
スタＱ４の各エミツタが共通に接続された点１の
電位は、高論理レベルVhから入力トランジスタ
のベースエミツタ間順方向電圧Vbeだけ低下した
電位、すなわちVh−Vbeとなる。
上記のように入力トランジスタＱ１，Ｑ２，Ｑ
３およびレフアレンストランジスタＱ４の各エミ
ツタが共通に接続された点１の電位、すなわちエ
ミツタフオロアトランジスタＱ５に接続されたト
ランジスタＱ７のベース電位は、入力論理レベル
の変化と同相で相対的に高低の変化をする。そこ
で、エミツタフオロアトランジスタＱ６に接続さ
れたトランジスタＱ８のベースに印加される基準
電位Vbb２の値を適切に設定（ほぼ（Vh＋Vbb
１）／２−Vbe）することによつて、入力電位
Vinが高論理レベルVhのときにはトランジスタ
Ｑ７を導通状態、トランジスタＱ８を非導通状態
に、低論理レベルＶ１のときにはトランジスタＱ
７を非導通状態、トランジスタＱ８を導通状態に
することができる。その結果以下のような効果が
期待できる。
３およびレフアレンストランジスタＱ４の各エミ
ツタが共通に接続された点１の電位、すなわちエ
ミツタフオロアトランジスタＱ５に接続されたト
ランジスタＱ７のベース電位は、入力論理レベル
の変化と同相で相対的に高低の変化をする。そこ
で、エミツタフオロアトランジスタＱ６に接続さ
れたトランジスタＱ８のベースに印加される基準
電位Vbb２の値を適切に設定（ほぼ（Vh＋Vbb
１）／２−Vbe）することによつて、入力電位
Vinが高論理レベルVhのときにはトランジスタ
Ｑ７を導通状態、トランジスタＱ８を非導通状態
に、低論理レベルＶ１のときにはトランジスタＱ
７を非導通状態、トランジスタＱ８を導通状態に
することができる。その結果以下のような効果が
期待できる。
即ち、入力トランジスタＱ１，Ｑ２，Ｑ３がす
べて非導通状態のとき、NOR出力（このとき高
論理レベルVhである）を有するエミツタフオロ
アトランジスタＱ５には、トランジスタＱ７が非
導通状態であるため、ほとんど電流が流れず、
OR出力（このとき低論理レベルＶ１である）を
有するエミツタフオロアトランジスタＱ６には、
トランジスタＱ８を通して電流が流れる。また入
力トランジスタＱ１，Ｑ２，Ｑ３のうち少なくと
も１個が導通状態のときNOR出力（このとき低
論理レベルＶ１である）を有するエミツタフオロ
アトランジスタＱ５には、導通状態にあるトラン
ジスタＱ７を通して電流が流れ、OR出力（この
とき高論理レベルVhである）を有するエミツタ
フオロアトランジスタＱ６にはトランジスタＱ８
が非導通状態であるためほとんど電流が流れな
い。つまり、本実施例の回路構成によれば、エミ
ツタフオロアトランジスタＱ５あるいはＱ６のエ
ミツタ（なわち出力端子Ｏ１あるいはＯ２）が高
論理レベルVhのときにはエミツタフオロア電流
がほとんど流れず、低論理レベルＶ１のときには
エミツタフオロア電流が流れる。従つて、第１図
に示したECL回路装置におけるように、出力レ
ベルの高低に拘らず常時エミツタフオロア電流が
流れる回路構成に比して、回路電流を削減するこ
とができる。しかも、トランジスタＱ７のベース
は共通エミツタ接続点１に接続されているため、
トランジスタＱ７のベースには、入力信号が入力
トランジスタＱ１，Ｑ２，Ｑ３のベース・エミツ
タ間順方向電圧VBE（約0.8V）だけレベルシフト
されて印加されるので、飽和しない状態で動作し
ているものである。
べて非導通状態のとき、NOR出力（このとき高
論理レベルVhである）を有するエミツタフオロ
アトランジスタＱ５には、トランジスタＱ７が非
導通状態であるため、ほとんど電流が流れず、
OR出力（このとき低論理レベルＶ１である）を
有するエミツタフオロアトランジスタＱ６には、
トランジスタＱ８を通して電流が流れる。また入
力トランジスタＱ１，Ｑ２，Ｑ３のうち少なくと
も１個が導通状態のときNOR出力（このとき低
論理レベルＶ１である）を有するエミツタフオロ
アトランジスタＱ５には、導通状態にあるトラン
ジスタＱ７を通して電流が流れ、OR出力（この
とき高論理レベルVhである）を有するエミツタ
フオロアトランジスタＱ６にはトランジスタＱ８
が非導通状態であるためほとんど電流が流れな
い。つまり、本実施例の回路構成によれば、エミ
ツタフオロアトランジスタＱ５あるいはＱ６のエ
ミツタ（なわち出力端子Ｏ１あるいはＯ２）が高
論理レベルVhのときにはエミツタフオロア電流
がほとんど流れず、低論理レベルＶ１のときには
エミツタフオロア電流が流れる。従つて、第１図
に示したECL回路装置におけるように、出力レ
ベルの高低に拘らず常時エミツタフオロア電流が
流れる回路構成に比して、回路電流を削減するこ
とができる。しかも、トランジスタＱ７のベース
は共通エミツタ接続点１に接続されているため、
トランジスタＱ７のベースには、入力信号が入力
トランジスタＱ１，Ｑ２，Ｑ３のベース・エミツ
タ間順方向電圧VBE（約0.8V）だけレベルシフト
されて印加されるので、飽和しない状態で動作し
ているものである。
ところで、例えば、特開昭48−3263号公報に示
されているように、エミツタ同士が相互接続され
て定電流源に接続された第１電流スイツチを構成
する一対のトランジスタを有し、一方のトランジ
スタのベースに入力信号が、他方のトランジスタ
のベースに基準電位がそれぞれ印加されるととも
に両トランジスタのコレクタを一対の出力端とし
たものにおいて、ベースに入力信号が印加され、
エミツタが定電流源に接続され、コレクタが抵抗
を介して電源に接続されるとともに一方の出力端
に接続されたエミツタフオロアトランジスタのベ
ースに接続された第２電流スイツチを構成するト
ランジスタを設けたものが知られているが、この
ものにあつては、入力信号が第１及び第２電流ス
イツチの両トランジスタに印加される構成になつ
ているため、この回路を構成する側の回路出力か
らみれば、論理的にはこれら第１及び第２の電流
スイツチの両トランジスタを駆動することにな
り、第１図に示した従来のECL回路に比較して
負荷容量が２倍になつて高速化の妨げになるもの
の、上記した実施例のものにあつては、入力信号
が印加されるトランジスタは第１図に示した従来
のECL回路と同様に１個でよく、上記した特開
昭48−3263号公報に示されたもののように高速化
を阻害しないものである。
されているように、エミツタ同士が相互接続され
て定電流源に接続された第１電流スイツチを構成
する一対のトランジスタを有し、一方のトランジ
スタのベースに入力信号が、他方のトランジスタ
のベースに基準電位がそれぞれ印加されるととも
に両トランジスタのコレクタを一対の出力端とし
たものにおいて、ベースに入力信号が印加され、
エミツタが定電流源に接続され、コレクタが抵抗
を介して電源に接続されるとともに一方の出力端
に接続されたエミツタフオロアトランジスタのベ
ースに接続された第２電流スイツチを構成するト
ランジスタを設けたものが知られているが、この
ものにあつては、入力信号が第１及び第２電流ス
イツチの両トランジスタに印加される構成になつ
ているため、この回路を構成する側の回路出力か
らみれば、論理的にはこれら第１及び第２の電流
スイツチの両トランジスタを駆動することにな
り、第１図に示した従来のECL回路に比較して
負荷容量が２倍になつて高速化の妨げになるもの
の、上記した実施例のものにあつては、入力信号
が印加されるトランジスタは第１図に示した従来
のECL回路と同様に１個でよく、上記した特開
昭48−3263号公報に示されたもののように高速化
を阻害しないものである。
また、上記実施例の論理回路において、入力電
位Vinが低論理レベルＶ１から高論理レベルVh
に遷移する場合には、入力トランジスタが導通状
態になるとともにエミツタフオロアトランジスタ
Ｑ５に接続されたトランジスタＱ７が導通状態に
なり、出力端子Ｏ１に付加された負荷容量に蓄積
されている電荷がトランジスタＱ７を通して直接
引抜かれるためにNOR出力立下り時の遅延時間
が改善される。この際、レフアレンストランジス
タＱ４およびトランジスタＱ８が非導通状態にな
り、エミツタフオロアトランジスタＱ６から供給
される電流はすべて出力端子Ｏ２に付加されてい
る負荷容量に流れ込むために、OR出力立上り時
の遅延時間が改善される。同様に入力電位Vinが
高論理レベルVhから低論理レベルＶ１に遷移す
る場合には、レフアレンストランジスタＱ４およ
びエミツタフオロアトランジスタＲ６に接続され
たトランジスタＱ８は導通状態に、入力トランジ
スタおよびエミツタフオロアトランジスタＱ５に
接続されたトランジスタＱ７は非導通状態にな
り、NOR出力立上り時の遅延時間およびOR出力
立下り時の遅延時間が改善されるものである。そ
して負荷容量が大きいほど上記の改善効果は顕著
となるものである。さらに、入力トランジスタＱ
１，Ｑ２，Ｑ３が複数であつても、出力用トラン
ジスタであるエミツタフオロアトランジスタＱ５
のエミツタ（出力端子Ｏ１）と電流源CS２との
間に接続されるトランジスタＱ７は１個のトラン
ジスタだけで良く、回路構成が簡単であるととも
に高集積化を阻害することなく、しかも、出力端
子Ｏ１における負荷容量の増加がほとんどなく高
速動作の妨げになることも抑制されるものであ
る。
位Vinが低論理レベルＶ１から高論理レベルVh
に遷移する場合には、入力トランジスタが導通状
態になるとともにエミツタフオロアトランジスタ
Ｑ５に接続されたトランジスタＱ７が導通状態に
なり、出力端子Ｏ１に付加された負荷容量に蓄積
されている電荷がトランジスタＱ７を通して直接
引抜かれるためにNOR出力立下り時の遅延時間
が改善される。この際、レフアレンストランジス
タＱ４およびトランジスタＱ８が非導通状態にな
り、エミツタフオロアトランジスタＱ６から供給
される電流はすべて出力端子Ｏ２に付加されてい
る負荷容量に流れ込むために、OR出力立上り時
の遅延時間が改善される。同様に入力電位Vinが
高論理レベルVhから低論理レベルＶ１に遷移す
る場合には、レフアレンストランジスタＱ４およ
びエミツタフオロアトランジスタＲ６に接続され
たトランジスタＱ８は導通状態に、入力トランジ
スタおよびエミツタフオロアトランジスタＱ５に
接続されたトランジスタＱ７は非導通状態にな
り、NOR出力立上り時の遅延時間およびOR出力
立下り時の遅延時間が改善されるものである。そ
して負荷容量が大きいほど上記の改善効果は顕著
となるものである。さらに、入力トランジスタＱ
１，Ｑ２，Ｑ３が複数であつても、出力用トラン
ジスタであるエミツタフオロアトランジスタＱ５
のエミツタ（出力端子Ｏ１）と電流源CS２との
間に接続されるトランジスタＱ７は１個のトラン
ジスタだけで良く、回路構成が簡単であるととも
に高集積化を阻害することなく、しかも、出力端
子Ｏ１における負荷容量の増加がほとんどなく高
速動作の妨げになることも抑制されるものであ
る。
なお、上記実施例ではNOR，OR両出力をとり
出した場合について説明したが、NOR出力のみ
あるいはOR出力のみをとり出す場合であつても
よく、その場合には使用しない出力のエミツタフ
オロアトランジスタを取り除くとともにそのエミ
ツタフオロアトランジスタのエミツタに接続され
るべきトランジスタのコレクタを第１の電源Vcc
に接続すればよく、遅延時間の改善については上
記実施例と同様の効果を奏する。
出した場合について説明したが、NOR出力のみ
あるいはOR出力のみをとり出す場合であつても
よく、その場合には使用しない出力のエミツタフ
オロアトランジスタを取り除くとともにそのエミ
ツタフオロアトランジスタのエミツタに接続され
るべきトランジスタのコレクタを第１の電源Vcc
に接続すればよく、遅延時間の改善については上
記実施例と同様の効果を奏する。
即ち、第２図において、第１の出力用トランジ
スタと第１の出力端子を取り除いたものが本件出
願の第２の発明であり、第２図において、第２の
出力用トランジスタと第２の出力端子を取り除い
たものが本件出願の第３の発明であり、これを第
３図に示している。
スタと第１の出力端子を取り除いたものが本件出
願の第２の発明であり、第２図において、第２の
出力用トランジスタと第２の出力端子を取り除い
たものが本件出願の第３の発明であり、これを第
３図に示している。
以上のように、この発明によればECL回路装
置におけるエミツタフオロア抵抗を取り除き、こ
れに代えてコレクタがエミツタフオロアトランジ
スタのエミツタにベースが入力トランジスタとレ
フアレンストランジスタの各エミツタが共通に接
続された点および第２の基準電位に接続されたト
ランジスタを新たに設け、これら２つのトランジ
スタによつて入力論理レベルの高低に応じてエミ
ツタフオロアトランジスタを流れる電流量を制御
できる構成にしたので、エミツタフオロアトラン
ジスタのエミツタに接続されたトランジスタが飽
和しない状態で動作するとともに、入力信号が印
加されるトランジスタは１個で良く、しかも、回
路構成が簡単で、例え入力トランジスタが複数で
あつても、高集積化の阻害及び高速動作の妨げを
なすことなしに、消費電力を削減し、併せて遅延
時間の改善が得られる効果がある。
置におけるエミツタフオロア抵抗を取り除き、こ
れに代えてコレクタがエミツタフオロアトランジ
スタのエミツタにベースが入力トランジスタとレ
フアレンストランジスタの各エミツタが共通に接
続された点および第２の基準電位に接続されたト
ランジスタを新たに設け、これら２つのトランジ
スタによつて入力論理レベルの高低に応じてエミ
ツタフオロアトランジスタを流れる電流量を制御
できる構成にしたので、エミツタフオロアトラン
ジスタのエミツタに接続されたトランジスタが飽
和しない状態で動作するとともに、入力信号が印
加されるトランジスタは１個で良く、しかも、回
路構成が簡単で、例え入力トランジスタが複数で
あつても、高集積化の阻害及び高速動作の妨げを
なすことなしに、消費電力を削減し、併せて遅延
時間の改善が得られる効果がある。
第１図は従来のエミツタ結合論理回路装置を示
す回路図、第２図は本件出願の第１の発明に係る
論理回路装置の一実施例を示す回路図、第３図は
本件出願の第３の発明の実施例を示す回路図であ
る。 Ｑ１，Ｑ２，Ｑ３……入力トランジスタ、Ｑ４
……レフアレンストランジスタ、Vbb１……第１
の基準電位、Ｑ５，Ｑ６……第１、第２のエミツ
タフオロアトランジスタ（第１、第２の出力用ト
ランジスタ）、CS１……スイツチング電流供給用
電流源（第１の電流源）、Ｑ７，Ｑ８……エミツ
タフオロア電流制御用トランジスタ（第１、第２
のトランジスタ）、Vbb２……第２の基準電位、
CS２……エミツタフオロア電流供給用電流源
（第２の電流源）、１１，１２，１３……入力端
子、Ｏ１，Ｏ２……第１、第２の出力端子、Vcc
……コレクタ側電源（第１の電源）、Vee……エ
ミツタ側電源（第２の電源）、Ｒ１，Ｒ２……第
１、第２の抵抗性素子。なお図中同一符号は同一
または相当部分を示す。
す回路図、第２図は本件出願の第１の発明に係る
論理回路装置の一実施例を示す回路図、第３図は
本件出願の第３の発明の実施例を示す回路図であ
る。 Ｑ１，Ｑ２，Ｑ３……入力トランジスタ、Ｑ４
……レフアレンストランジスタ、Vbb１……第１
の基準電位、Ｑ５，Ｑ６……第１、第２のエミツ
タフオロアトランジスタ（第１、第２の出力用ト
ランジスタ）、CS１……スイツチング電流供給用
電流源（第１の電流源）、Ｑ７，Ｑ８……エミツ
タフオロア電流制御用トランジスタ（第１、第２
のトランジスタ）、Vbb２……第２の基準電位、
CS２……エミツタフオロア電流供給用電流源
（第２の電流源）、１１，１２，１３……入力端
子、Ｏ１，Ｏ２……第１、第２の出力端子、Vcc
……コレクタ側電源（第１の電源）、Vee……エ
ミツタ側電源（第２の電源）、Ｒ１，Ｒ２……第
１、第２の抵抗性素子。なお図中同一符号は同一
または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ベースがそれぞれの入力信号端子に接続され
コレクタおよびエミツタがそれぞれ共通接続され
た少なくとも１個の入力トランジスタと、ベース
に第１の基準電位が印加されエミツタが上記入力
トランジスタの共通エミツタと結合されたレフア
レンストランジスタと、上記入力トランジスタの
共通コレクタと第１の電源間に接続された第１の
抵抗性素子と、上記レフアレンストランジスタの
コレクタと上記第１の電源間に接続された第２の
抵抗性素子と、上記共通エミツタと第２の電源間
に接続された第１の電流源と、ベースが上記共通
コレクタにコレクタが上記第１の電源にエミツタ
が第１の出力端子に接続された第１の出力用トラ
ンジスタと、ベースが上記レフアレンストランジ
スタのコレクタにコレクタが上記第１の電源にエ
ミツタが第２の出力端子に接続された第２の出力
用トランジスタと、ベースが上記共通エミツタに
コレクタが上記第１の出力端子にエミツタが第２
の電流源を介して上記第２の電源に接続された第
１のトランジスタと、ベースが第２の基準電位に
コレクタが上記第２の出力端子にエミツタが上記
第２の電流源を介して上記第２の電源に接続され
た第２のトランジスタとを備えたことを特徴とす
る論理回路装置。 ２ ベースがそれぞれの入力信号端子に接続され
コレクタおよびエミツタがそれぞれ共通接続され
た少なくとも１個の入力トランジスタと、ベース
に第１の基準電位が印加されエミツタが上記入力
トランジスタの共通エミツタと結合されたレフア
レンストランジスタと、上記入力トランジスタの
共通コレクタと第１の電源間に接続された第１の
抵抗性素子と、上記レフアレンストランジスタの
コレクタと上記第１の電源間に接続された第２の
抵抗性素子と、上記共通エミツタと第２の電源間
に接続された第１の電流源と、ベースが上記レフ
アレンストランジスタのコレクタにコレクタが上
記第１の電源にエミツタが出力端子に接続された
出力用トランジスタと、ベースが上記共通エミツ
タにコレクタが上記第１の電源にエミツタが第２
の電流源を介して上記第２の電源に接続された第
１のトランジスタと、ベースが第２の基準電位に
コレクタが上記出力端子にエミツタが上記第２の
電流源を介して上記第２の電源に接続された第２
のトランジスタとを備えたことを特徴とする論理
回路装置。 ３ ベースがそれぞれの入力信号端子に接続され
コレクタおよびエミツタがそれぞれ共通接続され
た少なくとも１個の入力トランジスタと、ベース
に第１の基準電位が印加されエミツタが上記入力
トランジスタの共通エミツタと結合されたレフア
レンストランジスタと、上記入力トランジスタの
共通コレクタと第１の電源間に接続された第１の
抵抗性素子と、上記レフアレンストランジスタの
コレクタと上記第１の電源間に接続された第２の
抵抗性素子と、上記共通エミツタと第２の電源間
に接続された第１の電流源と、ベースが上記共通
コレクタにコレクタが上記第１の電源にエミツタ
が出力端子に接続された出力用トランジスタと、
ベースが上記共通エミツタにコレクタが上記出力
端子にエミツタが第２の電流源を介して上記第２
の電源に接続された第１のトランジスタと、ベー
スが第２の基準電位にコレクタが上記第１の電源
にエミツタが上記第２の電流源を介して上記第２
の電源に接続された第２のトランジスタとを備え
たことを特徴とする論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8935383A JPS59214327A (ja) | 1983-05-19 | 1983-05-19 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8935383A JPS59214327A (ja) | 1983-05-19 | 1983-05-19 | 論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59214327A JPS59214327A (ja) | 1984-12-04 |
| JPH0259652B2 true JPH0259652B2 (ja) | 1990-12-13 |
Family
ID=13968340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8935383A Granted JPS59214327A (ja) | 1983-05-19 | 1983-05-19 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214327A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551638A (en) * | 1983-12-19 | 1985-11-05 | Advanced Micro Devices, Inc. | ECL Gate with switched load current source |
| JPS63200617A (ja) * | 1987-02-16 | 1988-08-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6424628A (en) * | 1987-07-21 | 1989-01-26 | Fujitsu Ltd | Emitter coupled logic circuit |
-
1983
- 1983-05-19 JP JP8935383A patent/JPS59214327A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59214327A (ja) | 1984-12-04 |
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