JPS63200617A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置に関し、特にエミッタ
結合型論理回路からなる半導体集積回路装置に関するも
のである。

［従来の技術］ 第３図は、従来のエミッタ結合型論理回路により構成さ
れた反転ゲートの回路図である。

第３図において、トランジスタＱｌ、Ｑ２のエミッタは
共通接続されてトランジスタＱ３のコレクタに接続され
ている。また、トランジスタＱｌ。

Ｑ２のコレクタはそれぞれ抵抗Ｒｃ７．Ｒｃ２を介して
接地端子ＶＣＣに接続されている。一方、トランジスタ
Ｑ３のエミッタは抵抗Ｒ８を介して負電源端子ＶＥＥに
接続されている。このトランジスタＱ３と抵抗Ｒ５とが
定電流回路を構成している。

トランジスタＱ、のベースは信号を入力する入力端子Ｃ
ＩＨに接続され、トランジスタＱ２のベースは基準電位
を与える基準電圧端子ＶＢＢ＋に接続されている。また
、トランジスタＱ３のベースは定電流回路用基準電圧端
子Ｖ。Ｓに接続されている。トランジスタＱｌ、Ｑ２．
Ｑ３および抵抗ＲＣＩ　＋　ＲＣ２＋　Ｒ，が差動ロジ
ック部を構成している。

トランジスタＱ１のコレクタ電位はエミッタフォロワト
ランジスタＱ４によって取出される。すなわち、トラン
ジスタＱ４のベースがトランジスタＱｌのコレクタにノ
ードＮ１において接続され、トランジスタＱ４のコレク
タが接地端子ＶＣＣに接続されている。そして、トラン
ジスタＱ４のエミッタは抵抗ＲＥＦ２を介して負電源端
子ＶＥＥに接続されているとともに、出力端子Ｃに接続
されている。

次に、第３図の回路の動作について説明する。

入力端子ＣＩＮに加えられる信号の電位が基準電圧端子
Ｖ［ＩＢ＋の電位よりも高い場合には、トランジスタＱ
１はオンし、トランジスタＱ２はオフする。したがって
、電流は抵抗Ｒ６，に流れ、ノードＮ１の電位は抵抗Ｒ
ｃ１における電圧降下分だけ低下する。この電位の低下
がトランジスタＱ４により取出され出力端子Ｃは低論理
レベルとなる。

一方、入力端子ＣＩＮに加えられる電位が基準電圧端子
Ｖ８Ｂ、の電位よりも低い場合には、トランジスタＱ１
はオフし、トランジスタＱ２はオンする。したがって、
電流は抵抗ＲＣ２に流れ、抵抗ＲＣ＋にはほとんど流れ
ないため、ノードＮ１の電位は上昇する。ノードＮ１の
電位の上昇がトランジスタＱ４により取出され出力端子
Ｃは高論理レベルとなる。

第４図は、第３図の反転ゲートとＤラッチ回路とを組合
わせた回路図である。

第４図において、Ｄラッチ回路２０は、データ入力端子
ｄ１クロック端子ｃｋ、リセット端子ｒ。

出力端子ｙ１および反転出力端子ｙを備えており、クロ
ック端子ｃｋには第３図に示した反転ゲート１０を介し
てクロック信号が加えられる。

このＤラッチ回路２０の動作について説明する。

リセット端子ｒに入力されるリセット信号Ｒは、以後の
説明の本質には関係ないので、ここでは低論理レベルと
しておく。

まず、クロック端子ｃｋに入力されるクロック信号が低
論理レベルのときは、データ入力端子ｄに入力されてい
るデータＤが出力端子ｙに出力され、そのデータＤを反
転したデータ■が反転出力端子７に出力される。

そして、クロック端子ｃｋに入力されるクロック信号が
高論理レベルになると、このＤラッチ回路２０は保持状
態となり、出力端子ｙに出力されているデータＤおよび
反転出力端子ｙに出力されている反転データ百が保持さ
れる。この後、データ入力端子ｄに入力されるデータＤ
の論理レベルが変化しても、出力状態は保持されたまま
で変化しない。

［発明が解決しようとする問題点］ ところで、近年、素子の微細化が進むにつれて、パッケ
ージ等が発生するα線によるソフトエラー−５＝ が無視できない状況となっている。

第３図の回路において、入力端子ＣＩＮに加えられる信
号が低論理レベルで、ノードＮ１の電位が高電位となっ
ている場合を考える。このとき、α線がトランジスタＱ
１に照射されると、電子・正孔対が発生する。そして、
コレクタ領域に電子が収集されると、コレクタ電位、す
なわちノードＮ１の電位が瞬間的に低下する。この電位
の低下を補うべく、コレクタは抵抗Ｒ８，を介して接地
端子Ｖ。０により充電されるので、最小でも数１００ｐ
ｓ　（ピコセカンド）のスパイク状のパルスが発生する
。このスパイク状のパルス、すなわちスパイクノイズが
、各種回路の誤動作の原因となる。

たとえば、第４図に示した回路において、Ｄラッチ回路
２０のクロック端子ｃｋの入力が高論理レベルであり、
出力端子ｙの出力が高論理レベルを保持している場合を
考える。

その後、データ入力端子ｄに入力されるデータＤが低論
理レベルに変化しても、出力端子ｙおよび反転出力端子
７の出力状態は変化しない。

この状態で、反転ゲート１０に前記スパイク状のパルス
が発生すると、このパルスはＤラッチ回路２０のクロッ
ク端子ｃｋに伝わり、Ｄラッチ回路２０はデータ保持状
態からデータ書込状態となる。このとき既に入力データ
Ｄは低論理レベルとなっているので、このＤラッチ回路
２０には低論理レベルのデータが書込まれ、出力端子ｙ
の出力は低論理レベル、反転出力端子ｙの出力は高論理
レベルとなり、保持されているデータの内容が反転する
。

このようなα線により生じるスパイクノイズは、トラン
ジスタのコレクタに付随する容量にほぼ反比例するため
、今後の素子の微細化とともにソフトエラーは不可避と
なる。

第４図のような回路におけるソフトエラーに対して、Ｄ
ラッチ回路２０のトランジスタに容量を付加する（特開
昭６０−１４２６１９号公報）、あるいは電流を大きく
する（特開昭６０−１４３０１９号公報）という解決法
が考案されているが、これらの方法では遅延時間あるい
は消費電力の増大を引き起こすという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、消費電力および遅延時間を増大させることな
く、α線等によるソフトエラーの問題を免れ得る半導体
集積回路装置を得ることを目的とする。

［間層点を解決するための手段］ この発明は、少なくとも第１のトランジスタおよび第２
のトランジスタのエミッタを定電流源に共通接続し、前
記各トランジスタのベースに与える電位によって電流の
通路を切換え、少なくとも前記第１のトランジスタのコ
レクタ電位をエミッタフォロワにより取出して出力させ
るエミッタ結合型論理回路からなる半導体集積回路装置
において、次のようなエミッタフォロワ電流制御手段を
備えたものである。

このエミッタフォロワ電流制御手段は、前記第１のトラ
ンジスタがオフ状態である場合におけるエミッタフォロ
ワ電流を、前記第１のトランジスタがオン状態である場
合におけるエミッタフォロワ電流よりも小さくなるよう
に制御するものである。

［作用］ この発明におけるエミッタ結合型論理回路がｎｐｎ形ト
ランジスタで構成されている場合について説明する。

第１のトランジスタのベース電位が低論理レベルとなっ
て第１のトランジスタがオフ状態となっている場合には
、第１のトランジスタのコレクタ電位は高くなり、エミ
ッタフォロワの出力は高論理レベルとなる。このとき、
エミッタフォロワ電流制御手段によってエミッタフォロ
ワ電流が小さくなるように制御され、エミッタフォロワ
の出力インピーダンスが高くなる。したがって、この状
態でα線によるスパイクノイズによって、第１のトラン
ジスタのコレクタ電位が瞬間的に低下した場合は、エミ
ッタフォロワの出力は大きな時定数で低下しようとする
。しかし、エミッタフォロワの出力が低下し始めたとき
には、第１のトランジスタのコレクタ電位は既に高レベ
ルに戻っているので、エミッタフォロワの出力は高論理
レベルのまま変動しないことになる。

これに対して、通常の動作の場合、すなわち第１のトラ
ンジスタのベース電位が低論理レベルから高論理レベル
に変化して第１のトランジスタがオフ状態からオン状態
になったときには、エミッタフォロワ電流制御手段によ
ってエミッタフォロワ電流が多くなるように制御され、
エミッタフォロワの出力インピーダンスが小さくなる。

したがって、第１のトランジスタのコレクタ電位が高レ
ベルから低レベルへ変化することによって、エミッタフ
ォロワの出力は小さな時定数で高論理レベルから低論理
レベルへと変化する。

このように、スパイクノイズによって、第１のトランジ
スタのコレクタ電位が瞬間的に低下しても、この電位の
低下はエミッタフォロワの出力に伝達されないが、通常
の動作における第１のトランジスタのコレクタ電位の変
化はエミッタフォロワの出力に高速に伝達される。

なお、ｐｎｐ形トランジスタで回路を構成した場合には
、電位の高低が上記の場合と逆になる。

［実施例］ 以下、この発明の実施例を図面を用いて説明する。

第１図はこの発明の一実施例による半導体集積回路装置
の回路図である。

第１図において、トランジスタＱｌ、Ｑ２のエミッタは
共通接続されてレベルシフト用の抵抗Ｒ０を介してトラ
ンジスタＱ３のコレクタに接続されている。また、トラ
ンジスタＱｌ、Ｑ２のコレクタはそれぞれ抵抗Ｒ６ｌ＋
　ＲＣ２を介して接地端子ＶＣＣに接続されている。一
方、トランジスタＱ３のエミッタは抵抗Ｒ８を介して負
電源端子ＶＥＥに接続されている。

トランジスタＱ１のベースは信号を入力する入力端子Ｃ
ＩＮに接続され、トランジスタＱ２のベースは高電位側
の基準電圧端子Ｖ［１［１１に接続されている。また、
トランジスタＱ３のベースは定電流回路用基準電圧端子
Ｖ。、に接続されている。

トランジスタＱｌ、Ｑ２．Ｑ３および抵抗ＲＣ，。

Ｒｏ２．Ｒ□、Ｒｓが差動ロジック部を構成している。

エミッタフォロワトランジスタＱ４のベースはノードＮ
１においてトランジスタＱ１のコレクタに接続され、ト
ランジスタＱ４のコレクタは接地端子ｖｃｃに接続され
ている。

この発明においては、エミッタフォロワトランジスタＱ
４に流れる電流を制御するエミッタフォロワ電流制御回
路が設けられている。

このエミッタフォロワ電流制御回路は、トランジスタＱ
５、トランジスタＱ６、および抵抗ＲＥＦにより構成さ
れている。トランジスタＱ５．Ｑ６のエミッタは共通接
続されて抵抗ＲＥＦを介して負電源端子ＶＥＥに接続さ
れ、トランジスタＱ５のコレクタはエミッタフォロワト
ランジスタＱ４のエミッタに接続され、トランジスタＱ
６のコレクタは接地端子ＶＣＣに接続されている。

また、トランジスタＱ５のベースはトランジスタＱ３の
コレクタに接続されており、トランジスタＱ６のベース
は低電位側の基準電圧端子ＶＲＲに接続されている。出
力端子ＣはトランジスタＱ４のエミッタとトランジスタ
Ｑ５のコレクタとの接続点に接続されている。なお、ト
ランジスタＱ１〜Ｑ６はｎｐｎ　）ランジスタである。

次に、この半導体集積回路装置の動作について説明する
。

入力端子ＣＩＮの電位が低論理レベルである場合には、
トランジスタＱ１は遮断状態、トランジスタＱ２は導通
状態となるので、スイッチング電流Ｉ、は接地端子ＶＣ
Ｃから抵抗ＲＣ２、トランジスタＱ２、抵抗ＲＴ、トラ
ンジスタＱ３、抵抗Ｒ８を通って流れる。このときのト
ランジスタＱ５のベース電位ｖ８　（Ｑ５）は次式で近
似することができる。

ＶＢ　　（Ｑ５）”Ｖａ　＋　　　Ｖａ　Ｅ　　（Ｑ２
）ＲＴ　αＩ。

ここで、ＶＢＩは高電位側の基準電圧端子ＶＩ１１［１
、の電位、ＶａＥ　（Ｑ２）はトランジスタＱ２のベー
ス・エミッタ間電圧、αはベース接地電流和得である。

このとき、トランジスタＱ５のベース電位■８（Ｑ５）
が低電位側の基準電圧端子ｖＲ２の電位Ｖ、よりも低く
なるように設定すると、トランジスタＱ５は遮断状態、
トランジスタＱ６は導通状態となる。これによって、エ
ミッタフォロワトランジスタＱ４のエミッタフォロワ電
流は、出力端子Ｃに接続される次段のゲートのベース電
流のみとなるので、トランジスタＱ４は極めて遮断状態
に近い状態となる。

すなわち、入力端子ＣＩＮの電位が低論理レベルである
場合は、トランジスタＱ１がオフ状態、トランジスタＱ
２がオン状態となり、それによって、トランジスタＱ５
がオフ状態、トランジスタＱ６がオン状態となり、トラ
ンジスタＱ４はオン状態となる。したがって、出力端子
Ｃは高論理レベルとなるが、このときトランジスタＱ４
のエミッタ電流は少なく、トランジスタＱ４は極めて遮
断状態に近い状態となる。

この状態でα線がこの回路に照射された場合を考える。

今、トランジスタＱ１はオフ状態であるので、ノードＮ
１の電位は高レベルとなっている。

このとき、トランジスタＱ１にα線が照射されると、シ
リコン中で電子・正孔対が発生し、発生した電子はドリ
フトおよび拡散により数１０〜数１００ｐｓの時定数で
走行する。そして、この電子がコレクタ領域に収集され
ると、瞬間的にノードＮ１の電位が低下する。この電位
の低下は抵抗ＲＣＩを介して接地端子Ｖ。Ｃより充電さ
れることによって元の高レベルに復帰するが、この充電
により最小でも数１００ｐｓ程度のパルス幅のスパイク
ノイズが発生する。

この場合、前述したようにエミッタフォロワトランジス
タＱ４は極めて遮断状態に近いので、ノードＮ１の電位
が瞬間的に低下した場合には、トランジスタＱ４のベー
ス譬エミッタ間電圧が０ボルトあるいは負となり容易に
遮断状態となる。このため、トランジスタＱ４の出力イ
ンピーダンスは非常に大きな値となるので、出力端子Ｃ
の電位は非常に大きな時定数で降下することとなる。し
かしながら、出力端子Ｃの電位が降下し始めるときには
、ノードＮ１の電位は既に上昇中であり、トランジスタ
Ｑ４のベース・エミッタ間が順方向バイアスとなるので
、出力端子Ｃの電位は高論理レベルとなる。

したがって、ノードＮ１にスパイクノイズが発生してノ
ードＮ１が瞬間的に低レベルとなっても出力端子Ｃの電
位は高論理レベルのまま変動しない。

以上のように、α線によるスパイクノイズに対してはエ
ミッタフォロワの応答速度は非常に遅くなるが、通常の
動作をする場合には、応答速度の低下をきたすことはな
い。

これは、入力端子ＣＩＮの電位が低論理レベルから高論
理レベルに変化してノードＮ１の電位が高レベルから低
レベルに変化する場合には、トランジスタＱ５のベース
電位が上昇してトランジスタＱ５がオンし、エミッタフ
ォロワ電流（ＩＦ　Ｆ　）がトランジスタＱ５および抵
抗ＲＥＦに流れるので、トランジスタＱ４の出力インピ
ーダンスが低くなるからである。

なお、上記実施例においては、エミッタ結合型論理回路
により反転ゲートを構成した場合について説明したが、
この発明は非反転ゲートを構成する場合にも適用される
。

また、第２図に示すように、接地端子ＶＣＣとトランジ
スタＱ６のコレクタとの間にさらに別のエミッタフォロ
ワトランジスタＱ７を接続し、このトランジスタＱ７の
ベースをトランジスタＱ２のコレクタと抵抗Ｒ６２間の
接続点であるノードＮ２に接続すると、トランジスタＱ
７のエミッタとトランジスタＱ６のコレクタとの接続点
である出力端子でには、非反転出力が得られる。

したがって、第２図の回路構成にすると、反転出力と非
反転出力の両方が得られ、上記実施例と同様の効果を奏
する。

［発明の効果］ 以上のようにこの発明によれば、α線によるスパイクノ
イズがエミッタフォロワのベースに入力されても、エミ
ッタフォロワ電流制御手段の働きによってそのスパイク
ノイズはエミッタフォロワの出力には伝達されず、一方
、第１のトランジスタがオフ状態からオン状態に変化す
る通常の動作の場合には、エミッタフォロワの出力は高
速に変化する。

したがって、消費電力の増加や遅延時間の増大を伴わず
、α線によるソフトエラー耐性を向上することができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来の反転
ゲートの回路図、第４図は反転ゲートとＤラッチ回路と
を組合わせた論理図である。 図において、Ｑ１〜Ｑ３はエミッタ結合型論理回路を構
成するトランジスタ、Ｑ４．Ｑ７はエミッタフォロワト
ランジスタ、Ｑ５．ＱＢはエミッタフォロワ電流制御回
路を構成するトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）少なくとも第１のトランジスタおよび第２のトラ
   ンジスタのエミッタを定電流源に共通接続し、前記各ト
   ランジスタのベースに与える電位によって電流の通路を
   切換え、少なくとも前記第１のトランジスタのコレクタ
   電位をエミッタフォロワにより取出して出力させるエミ
   ッタ結合型論理回路からなる半導体集積回路装置におい
   て、前記第１のトランジスタがオフ状態である場合にお
   けるエミッタフォロワ電流を、前記第１のトランジスタ
   がオン状態である場合におけるエミッタフォロワ電流よ
   りも小さくするエミッタフォロワ電流制御手段を備えた
   ことを特徴とする半導体集積回路装置。
2. （２）前記エミッタフォロワ電流制御手段は、前記第１
   のトランジスタがオフ状態である場合に、前記エミッタ
   フォロワをほぼ遮断状態にすることを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置。