JPH0738580B2 - エミッタ結合論理回路 - Google Patents
エミッタ結合論理回路Info
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- JPH0738580B2 JPH0738580B2 JP63246378A JP24637888A JPH0738580B2 JP H0738580 B2 JPH0738580 B2 JP H0738580B2 JP 63246378 A JP63246378 A JP 63246378A JP 24637888 A JP24637888 A JP 24637888A JP H0738580 B2 JPH0738580 B2 JP H0738580B2
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- JP
- Japan
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- npn
- emitter
- type transistor
- collector
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、エミッタ結合論理回路（ECL）に関する。
従来の技術 従来、この種のエミッタ結合論理回路には、第３図のよ
うなものがある。第３図において、入力端子11にベース
が接続された第１のNPN型トランジスタQ10は、そのコレ
クタが抵抗Ｒを介して高電位V1に接続されている。その
第１のNPN型トランジスタQ10のエミッタにエミッタが共
通接続された第２のNPN型トランジスタQ20は、ベースが
基準電位VRに接続され、第１及び第２のNPN型トランジ
スタQ10及びQ20の共通接続されたエミッタは、定電流源
I20を介して低電位V2に接続されている。第１のNPN型ト
ランジスタのコレクタと抵抗Ｒとの接続点には、第３の
NPN型トランジスタQ30のベースに接続されている。その
第３のNPN型トランジスタQ30のコレクタは、高電位V1に
接続され、エミッタは、出力12に接続されると共に、も
う１つの定電流源I30を介して低電位V2に接続されてい
る。そして、第３のNPN型トランジスタQ30のコレクタと
エミッタとの間に負荷容量CLが存在する。
うなものがある。第３図において、入力端子11にベース
が接続された第１のNPN型トランジスタQ10は、そのコレ
クタが抵抗Ｒを介して高電位V1に接続されている。その
第１のNPN型トランジスタQ10のエミッタにエミッタが共
通接続された第２のNPN型トランジスタQ20は、ベースが
基準電位VRに接続され、第１及び第２のNPN型トランジ
スタQ10及びQ20の共通接続されたエミッタは、定電流源
I20を介して低電位V2に接続されている。第１のNPN型ト
ランジスタのコレクタと抵抗Ｒとの接続点には、第３の
NPN型トランジスタQ30のベースに接続されている。その
第３のNPN型トランジスタQ30のコレクタは、高電位V1に
接続され、エミッタは、出力12に接続されると共に、も
う１つの定電流源I30を介して低電位V2に接続されてい
る。そして、第３のNPN型トランジスタQ30のコレクタと
エミッタとの間に負荷容量CLが存在する。
以上のようなエミッタ接合論理回路において、基準電位
VRは入力端子11の信号電圧VINの低レベルと高レベルの
中間の電位に設定されている。VINが高レベルのときQ1
がON、Q2がOFFとなるので、Q1にコレクタ電流が流れ、
抵抗Ｒに電圧降下を生じ、Q1のコレクタ電圧が下がる。
Q3はエミッタホロワであるので、出力端子12の電圧VOUT
は次のように低レベルになる。
VRは入力端子11の信号電圧VINの低レベルと高レベルの
中間の電位に設定されている。VINが高レベルのときQ1
がON、Q2がOFFとなるので、Q1にコレクタ電流が流れ、
抵抗Ｒに電圧降下を生じ、Q1のコレクタ電圧が下がる。
Q3はエミッタホロワであるので、出力端子12の電圧VOUT
は次のように低レベルになる。
VOUT＝V1−（RI20＋VBEQ3） （VBEQ3:Q3のベースエミッタ間電圧） VINが低レベルのとき、Q1がOFF、Q2がONとなり、Q1には
コレクタ電流が流れない。従って、Q1のコレクタ電位
は、ほぼV1になり、出力端子12の電圧VOUTは次のように
高レベルになる。
コレクタ電流が流れない。従って、Q1のコレクタ電位
は、ほぼV1になり、出力端子12の電圧VOUTは次のように
高レベルになる。
VOUT＝V20−VBEQ3 すなわち、論理振幅はRI20で、インバータとして動作す
る。
る。
発明が解決しようとする課題 上述した従来のエミッタ結合論理回路において、出力端
子12の電圧VOUTが低レベルから高レベルに変わるとき、
Q3のエミッタ電流により、負荷容量CLの電荷を放電する
ことにより、高レベルに達する。また、出力端子12の電
圧VOUTが高レベルから低レベルに変わるとき、定電流源
I30により負荷容量CLを充電することにより低レベルに
達する。一般的には、定電流I30はQ3のエミッタ電流よ
りも非常に小さい値に設定されている。そのため、立下
り時間は、立上り時間よりも非常に大きくなるという欠
点がある。
子12の電圧VOUTが低レベルから高レベルに変わるとき、
Q3のエミッタ電流により、負荷容量CLの電荷を放電する
ことにより、高レベルに達する。また、出力端子12の電
圧VOUTが高レベルから低レベルに変わるとき、定電流源
I30により負荷容量CLを充電することにより低レベルに
達する。一般的には、定電流I30はQ3のエミッタ電流よ
りも非常に小さい値に設定されている。そのため、立下
り時間は、立上り時間よりも非常に大きくなるという欠
点がある。
そこで、本発明は、上記した問題を解消したエミッタ結
合論理回路を提供せんとするものである。
合論理回路を提供せんとするものである。
課題を解決するための手段 本発明のエミッタ結合論理回路は、入力端子にベースが
接続された第１のNPN型トランジスタと、該第１のNPN型
トランジスタのエミッタにエミッタが共通接続され且つ
ベースが第１の基準電位に接続された第２のNPN型トラ
ンジスタと、前記第１及び第２のNPN型トランジスタの
前記共通接続されたエミッタと低電位との間に接続され
た定電流源とを具備している。前記第１及び第２のNPN
型トランジスタの一方のトランジスタのコレクタは、直
接又は抵抗を介して高電位に接続されている。更に、本
発明のエミッタ結合論理回路は、前記第１及び第２のNP
N型トランジスタの他方のトランジスタのコレクタにエ
ミッタが接続され且つベースが第２の基準電位に接続さ
れた第３のNPN型トランジスタと、該第３のNPN型トラン
ジスタのコレクタを高電位に接続する抵抗と、前記第１
及び第２のNPN型トランジスタの内の前記他方のトラン
ジスタのコレクタと前記第３のNPN型トランジスタのエ
ミッタとの接続点にベースが接続され且つコレクタが低
電位に接続されたPNP型トランジスタと、前記第３のNPN
型トランジスタのコレクタと前記抵抗の接続点にベース
が接続され且つコレクタが高電位に接続された第４のNP
N型トランジスタとを具備し、該第４のNPN型トランジス
タのエミッタと前記PNP型トランジスタのエミッタとが
接続され、その接続点を出力としている。
接続された第１のNPN型トランジスタと、該第１のNPN型
トランジスタのエミッタにエミッタが共通接続され且つ
ベースが第１の基準電位に接続された第２のNPN型トラ
ンジスタと、前記第１及び第２のNPN型トランジスタの
前記共通接続されたエミッタと低電位との間に接続され
た定電流源とを具備している。前記第１及び第２のNPN
型トランジスタの一方のトランジスタのコレクタは、直
接又は抵抗を介して高電位に接続されている。更に、本
発明のエミッタ結合論理回路は、前記第１及び第２のNP
N型トランジスタの他方のトランジスタのコレクタにエ
ミッタが接続され且つベースが第２の基準電位に接続さ
れた第３のNPN型トランジスタと、該第３のNPN型トラン
ジスタのコレクタを高電位に接続する抵抗と、前記第１
及び第２のNPN型トランジスタの内の前記他方のトラン
ジスタのコレクタと前記第３のNPN型トランジスタのエ
ミッタとの接続点にベースが接続され且つコレクタが低
電位に接続されたPNP型トランジスタと、前記第３のNPN
型トランジスタのコレクタと前記抵抗の接続点にベース
が接続され且つコレクタが高電位に接続された第４のNP
N型トランジスタとを具備し、該第４のNPN型トランジス
タのエミッタと前記PNP型トランジスタのエミッタとが
接続され、その接続点を出力としている。
作用 上述した従来のエミッタ結合論理回路では負荷容量の充
電を定電流源で行っているのに対し、本発明ではPNP型
トランジスタで行っている。従って、そのPNP型トラン
ジスタの電流容量を、第４のNPN型トランジスタと同様
にすることにより、負荷容量の放電も充電も同じ速度に
することができ、高レベルから低レベルになる立下り時
間を短くすることができる。
電を定電流源で行っているのに対し、本発明ではPNP型
トランジスタで行っている。従って、そのPNP型トラン
ジスタの電流容量を、第４のNPN型トランジスタと同様
にすることにより、負荷容量の放電も充電も同じ速度に
することができ、高レベルから低レベルになる立下り時
間を短くすることができる。
実施例 第１図は、本発明によるエミッタ結合論理回路の一実施
例である。
例である。
入力端子にベースが接続されたNPN型トランジスタQ
1は、そのコレクタが高電位V1に直接接続され、そのエ
ミッタが定電流源I1を介して低電位V2に接続されてい
る。そのNPN型トランジスタQ1のエミッタには更にNPN型
トランジスタQ2のベースが接続されている。更に、NPN
型トランジスタQ3が設けられ、そのコレクタが高電位V1
に直接（または図面に示してはいないが抵抗を介して）
接続され、そのベースが第１の基準電位VRIに接続さ
れ、そのエミッタがNPN型トランジスタQ2のエミッタに
共通接続されている。そして、NPN型トランジスタQ2及
びQ3の共通接続されたエミッタは、定電流源I2を介して
低電位V2に接続されている。
1は、そのコレクタが高電位V1に直接接続され、そのエ
ミッタが定電流源I1を介して低電位V2に接続されてい
る。そのNPN型トランジスタQ1のエミッタには更にNPN型
トランジスタQ2のベースが接続されている。更に、NPN
型トランジスタQ3が設けられ、そのコレクタが高電位V1
に直接（または図面に示してはいないが抵抗を介して）
接続され、そのベースが第１の基準電位VRIに接続さ
れ、そのエミッタがNPN型トランジスタQ2のエミッタに
共通接続されている。そして、NPN型トランジスタQ2及
びQ3の共通接続されたエミッタは、定電流源I2を介して
低電位V2に接続されている。
NPN型トランジスタQ2のコレクタは、ベースが第２の基
準電位VR2に接続されたNPN型トランジスタQ4のエミッタ
に接続され、そのNPN型トランジスタQ4のコレクタは抵
抗Ｒを介して高電位V1に接続されている。
準電位VR2に接続されたNPN型トランジスタQ4のエミッタ
に接続され、そのNPN型トランジスタQ4のコレクタは抵
抗Ｒを介して高電位V1に接続されている。
NPN型トランジスタQ4のコレクタと抵抗Ｒとの接続点に
は、NPN型トランジスタQ5のベースが接続され、そのNPN
型トランジスタQ5のコレクタは高電位V1に直接接続され
ている。一方、NPN型トランジスタQ2のコレクタとNPN型
トランジスタQ4のエミッタとの接続点には、PNP型トラ
ンジスタQ6のベースが接続され、そのPNP型トランジス
タQ6のコレクタは低電位V2に直接接続されている。更
に、PNP型トランジスタQ6のエミッタは、NPN型トランジ
スタQ4のコレクタに接続され、且つ出力VOUTに接続され
ている。
は、NPN型トランジスタQ5のベースが接続され、そのNPN
型トランジスタQ5のコレクタは高電位V1に直接接続され
ている。一方、NPN型トランジスタQ2のコレクタとNPN型
トランジスタQ4のエミッタとの接続点には、PNP型トラ
ンジスタQ6のベースが接続され、そのPNP型トランジス
タQ6のコレクタは低電位V2に直接接続されている。更
に、PNP型トランジスタQ6のエミッタは、NPN型トランジ
スタQ4のコレクタに接続され、且つ出力VOUTに接続され
ている。
また、NPN型トランジスタQ5のコレクタとエミッタとの
間に負荷容量CLがある。
間に負荷容量CLがある。
以上説明したエミッタ結合論理回路において、入力側に
設けているQ1とI1とは、入力レベルと出力レベルを合わ
せるためのエミッタホロワ回路を構成している。そし
て、Q2とQ3により、電圧比較を行い、Q2のコレクタ電流
と抵抗Ｒによる電位降下を、Q5とQ6によるコンプリメン
タリー出力回路で出力している。VRIの電圧は、高レベ
ルと低レベルの中間値よりもQ1のVBE分低い電圧を与
え、VR2の電圧は、低レベルを与えている。
設けているQ1とI1とは、入力レベルと出力レベルを合わ
せるためのエミッタホロワ回路を構成している。そし
て、Q2とQ3により、電圧比較を行い、Q2のコレクタ電流
と抵抗Ｒによる電位降下を、Q5とQ6によるコンプリメン
タリー出力回路で出力している。VRIの電圧は、高レベ
ルと低レベルの中間値よりもQ1のVBE分低い電圧を与
え、VR2の電圧は、低レベルを与えている。
入力VINに低レベルの信号が入ると、Q2がOFF、Q3がONに
なり、Q2にはコレクタ電流が流れないので、Q4、Q6はOF
Fとなる。従って、Q5のベース電圧は、ほぼV1まで上昇
し、CLの電荷を放電して出力VOUTは高レベルになる。
なり、Q2にはコレクタ電流が流れないので、Q4、Q6はOF
Fとなる。従って、Q5のベース電圧は、ほぼV1まで上昇
し、CLの電荷を放電して出力VOUTは高レベルになる。
また、入力端子VINに高レベルの信号が入ると、Q2がO
N、Q3がOFFになり、Q2には、コレクタ電流が流れ、Q4、
Q6は共にONになる。従って、抵抗ＲにRI2の電位降下を
生じ、Q5のベース電圧が下るのでQ5はOFFになる。ま
た、Q6がONしているので、大電流でCLを充電して、出力
VOUTを高速に低レベルにすることができる。
N、Q3がOFFになり、Q2には、コレクタ電流が流れ、Q4、
Q6は共にONになる。従って、抵抗ＲにRI2の電位降下を
生じ、Q5のベース電圧が下るのでQ5はOFFになる。ま
た、Q6がONしているので、大電流でCLを充電して、出力
VOUTを高速に低レベルにすることができる。
このようにして第１図の回路はインバータ動作をする。
また、Q1のところに複数のNPN型トランジスタを並列接
続することにより、容易に多入力NOR回路を実現するこ
とも可能である。
また、Q1のところに複数のNPN型トランジスタを並列接
続することにより、容易に多入力NOR回路を実現するこ
とも可能である。
実施例２ 第２図は、本発明によるエミッタ結合論理回路の第２の
実施例を示す。なお、第１図の回路の回路素子に対応す
る回路素子には同一の参照番号を付して、説明を省略す
る。
実施例を示す。なお、第１図の回路の回路素子に対応す
る回路素子には同一の参照番号を付して、説明を省略す
る。
第１図と第２図との比較から明らかなように、第２図の
実施例では、第１図のコンプリメンタリー出力回路を、
Q3のコレクタ側に設けている。動作は、入出力の関係が
第１図の実施例と逆にあるだけで、同様な動作をする。
すなわち、第２図の回路はバッファー回路として動作す
る。またQ1のところに複数のNPN型トランジスタを並列
接続することにより、容易に多入力OR回路を実現するこ
とも可能である。
実施例では、第１図のコンプリメンタリー出力回路を、
Q3のコレクタ側に設けている。動作は、入出力の関係が
第１図の実施例と逆にあるだけで、同様な動作をする。
すなわち、第２図の回路はバッファー回路として動作す
る。またQ1のところに複数のNPN型トランジスタを並列
接続することにより、容易に多入力OR回路を実現するこ
とも可能である。
発明の効果 以上説明したように、本発明は、エミッタ結合論理回路
の出力段をコンプリメンタリーにすることにより、高レ
ベルから低レベルになる立下り時間を短くすることがで
き、より高速な論理回路が実現できる。
の出力段をコンプリメンタリーにすることにより、高レ
ベルから低レベルになる立下り時間を短くすることがで
き、より高速な論理回路が実現できる。
第１図は、本発明によるエミッタ結合論理回路の第１の
実施例の回路図、 第２図は、本発明によるエミッタ結合論理回路の第２の
実施例の回路図、 第３図は、従来例のエミッタ結合論理回路の例を示す回
路図である。 〔主な参照符号〕 Q1〜Q5、Q10〜Q30……NPN型トランジスタ Q6……PNP型トランジスタ I1、I2、I20、I30……定電流源 Ｒ……抵抗
実施例の回路図、 第２図は、本発明によるエミッタ結合論理回路の第２の
実施例の回路図、 第３図は、従来例のエミッタ結合論理回路の例を示す回
路図である。 〔主な参照符号〕 Q1〜Q5、Q10〜Q30……NPN型トランジスタ Q6……PNP型トランジスタ I1、I2、I20、I30……定電流源 Ｒ……抵抗
Claims (1)
- 【請求項１】入力端子にベースが接続された第１のNPN
型トランジスタと、該第１のNPN型トランジスタのエミ
ッタにエミッタが共通接続され且つベースが第１の基準
電位に接続された第２のNPN型トランジスタと、前記第
１及び第２のNPN型トランジスタの前記共通接続された
エミッタと低電位との間に接続された定電流源とを具備
しており、前記第１及び第２のNPN型トランジスタの一
方のトランジスタのコレクタは、直接又は抵抗を介して
高電位に接続されており、更に、前記第１及び第２のNP
N型トランジスタの他方のトランジスタのコレクタにエ
ミッタが接続され且つベースが第２の基準電位に接続さ
れた第３のNPN型トランジスタと、該第３のNPN型トラン
ジスタのコレクタを高電位に接続する抵抗と、前記第１
及び第２のNPN型トランジスタの前記他方のトランジス
タのコレクタと前記第３のNPN型トランジスタのエミッ
タとの接続点にベースが接続され且つコレクタが低電位
に接続されたPNP型トランジスタと、前記第３のNPN型ト
ランジスタのコレクタと前記抵抗の接続点にベースが接
続され且つコレクタが高電位に接続された第４のNPN型
トランジスタとを具備し、該第４のNPN型トランジスタ
のエミッタと前記PNP型トランジスタのエミッタとが接
続されて出力を構成していることを特徴とするエミッタ
結合論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246378A JPH0738580B2 (ja) | 1988-09-30 | 1988-09-30 | エミッタ結合論理回路 |
| US07/416,134 US4970416A (en) | 1988-09-30 | 1989-10-02 | Emitter coupled logic circuit having rapid output voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246378A JPH0738580B2 (ja) | 1988-09-30 | 1988-09-30 | エミッタ結合論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294918A JPH0294918A (ja) | 1990-04-05 |
| JPH0738580B2 true JPH0738580B2 (ja) | 1995-04-26 |
Family
ID=17147652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246378A Expired - Lifetime JPH0738580B2 (ja) | 1988-09-30 | 1988-09-30 | エミッタ結合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4970416A (ja) |
| JP (1) | JPH0738580B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075567A (en) * | 1989-06-26 | 1991-12-24 | Nec Corporation | Electronic switch circuit |
| JPH0666679B2 (ja) * | 1990-01-31 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ論理回路 |
| US5089724A (en) * | 1990-11-30 | 1992-02-18 | International Business Machines Corporation | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage |
| US5334886A (en) * | 1992-11-13 | 1994-08-02 | International Business Machines Corporation | Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58106902A (ja) * | 1981-12-18 | 1983-06-25 | Nec Corp | Ｐｉｎダイオ−ド駆動回路 |
| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
| GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
| US4539493A (en) * | 1983-11-09 | 1985-09-03 | Advanced Micro Devices, Inc. | Dynamic ECL circuit adapted to drive loads having significant capacitance |
| US4626709A (en) * | 1984-09-28 | 1986-12-02 | Advanced Micro Devices, Inc. | Dynamic push-pull for ECL |
| JPH01138813A (ja) * | 1987-11-26 | 1989-05-31 | Toshiba Corp | Ｅｃｌ―ｃｍｏｓレベル変換回路 |
| US4902915A (en) * | 1988-05-25 | 1990-02-20 | Texas Instruments Incorporated | BICMOS TTL input buffer |
| US4888501A (en) * | 1988-10-19 | 1989-12-19 | Ncr Corporation | ECL to CMOS converter |
-
1988
- 1988-09-30 JP JP63246378A patent/JPH0738580B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-02 US US07/416,134 patent/US4970416A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4970416A (en) | 1990-11-13 |
| JPH0294918A (ja) | 1990-04-05 |
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