JPH0294918A - エミッタ結合論理回路 - Google Patents
エミッタ結合論理回路Info
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- JPH0294918A JPH0294918A JP63246378A JP24637888A JPH0294918A JP H0294918 A JPH0294918 A JP H0294918A JP 63246378 A JP63246378 A JP 63246378A JP 24637888 A JP24637888 A JP 24637888A JP H0294918 A JPH0294918 A JP H0294918A
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- Japan
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- emitter
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- 230000000295 complement effect Effects 0.000 abstract description 4
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 102220082674 rs538303703 Human genes 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、エミッタ結合論理回路（ＥＣＬ）に関する。
従来の技術
従来、この種のエミッタ結合論理回路には、第３図のよ
うなものがある。第３図において、入力端子１１にベー
スが接続された第１のＮＰＮ型トランジスタＱｌｏは、
そのコレクタが抵抗Ｒを介して高電位■１に接続されて
いる。その第１のＮＰＮＰＮ型トランジスタＱのエミッ
タにエミッタが共通接続された第２のＮＰＮ型トランジ
スタＱ２ｏは、ベースが基準電位Ｖ、に接続され、第１
及び第２のＮＰＮ型トランジスタＱ１ｏ及びＱ２ｏの共
通接続されたエミッタは、定電流源１２０を介して低電
位Ｖ２に接続されている。第１のＮＰＮ型トランジスタ
のコレクタと抵抗Ｒとの接続点には、第３のＮＰＮ型ト
ランジスタＱ３ｏのベースに接続されている。その第３
のＮＰＮ型トランジスタＱ、。のコレクタは、高電位ｖ
Ｉに接続され、エミッタは、出力１２に接続されると共
に、もう１つの定電流源ｒ３ｏを介して低電位Ｖ２に接
続されている。そして、第３のＮＰＮＰＮ型トランジス
タＱのコレクタとエミッタとの間に負荷容量ＣＬが存在
する。
うなものがある。第３図において、入力端子１１にベー
スが接続された第１のＮＰＮ型トランジスタＱｌｏは、
そのコレクタが抵抗Ｒを介して高電位■１に接続されて
いる。その第１のＮＰＮＰＮ型トランジスタＱのエミッ
タにエミッタが共通接続された第２のＮＰＮ型トランジ
スタＱ２ｏは、ベースが基準電位Ｖ、に接続され、第１
及び第２のＮＰＮ型トランジスタＱ１ｏ及びＱ２ｏの共
通接続されたエミッタは、定電流源１２０を介して低電
位Ｖ２に接続されている。第１のＮＰＮ型トランジスタ
のコレクタと抵抗Ｒとの接続点には、第３のＮＰＮ型ト
ランジスタＱ３ｏのベースに接続されている。その第３
のＮＰＮ型トランジスタＱ、。のコレクタは、高電位ｖ
Ｉに接続され、エミッタは、出力１２に接続されると共
に、もう１つの定電流源ｒ３ｏを介して低電位Ｖ２に接
続されている。そして、第３のＮＰＮＰＮ型トランジス
タＱのコレクタとエミッタとの間に負荷容量ＣＬが存在
する。
以上のようなエミッタ接合論理回路において、基準電位
Ｖ、は入力端子１１の信号電圧ＶＩＮの低レベルと高レ
ベルの中間の電位に設定されている。
Ｖ、は入力端子１１の信号電圧ＶＩＮの低レベルと高レ
ベルの中間の電位に設定されている。
ＶＩＮが高レベルのときＱｌがＯＮ、Ｑ２がＯＦＦとな
るので、Ｑｌ にコレクタ電流が流れ、抵抗Ｒに電圧降
下を生じ、Ｑｌのコレクタ電圧が下がる。
るので、Ｑｌ にコレクタ電流が流れ、抵抗Ｒに電圧降
下を生じ、Ｑｌのコレクタ電圧が下がる。
Ｑ３はエミッタホロワであるので、出力端子１２の電圧
Ｖ。８．は次のように低レベルになる。
Ｖ。８．は次のように低レベルになる。
ＶＯＵＴ＝ＶＩ （Ｒ１２Ｇ＋ＶＢＥｌ１３）（ＶＢ
□３：Ｑ３のペースエミッタ間電圧）Ｖ＋ｘが低しヘル
ノトキ、Ｑｌ カＯＦＦ、 Ｑ２ ｂ＜ＯＮとなり、Ｑ
ｌ にはコレクタ電流が流れない。従って、Ｑｌのコレ
クタ電位は、はぼＶｌになり、出力端子１２の電圧Ｖ。
□３：Ｑ３のペースエミッタ間電圧）Ｖ＋ｘが低しヘル
ノトキ、Ｑｌ カＯＦＦ、 Ｑ２ ｂ＜ＯＮとなり、Ｑ
ｌ にはコレクタ電流が流れない。従って、Ｑｌのコレ
クタ電位は、はぼＶｌになり、出力端子１２の電圧Ｖ。
、Ｔは次のように高レベルになる。
ＶＯＵＴ＝ Ｖ２ＯＶＢ［！１１３
すなわち、論理振幅はＲ１２゜で、インバータとして動
作する。
作する。
発明が解決しようとする課題
上述した従来のエミッタ結合論理回路において、出力端
子１２の電圧Ｖ。８．が低レベルから高レベルに変わる
とき、Ｑ３のエミッタ電流により、負荷容量ＣＬの電荷
を放電することにより、高レベルに達する。また、出力
端子１２の電圧ＶｏｕＴが高レベルから低レベルに変わ
るとき、定電流源１３０により負荷容量ＣＬを・充電す
ることにより低レベルに達する。一般的には、定電流Ｉ
、。はＱ３のエミッタ電流よりも非常に小さい値に設定
されている。
子１２の電圧Ｖ。８．が低レベルから高レベルに変わる
とき、Ｑ３のエミッタ電流により、負荷容量ＣＬの電荷
を放電することにより、高レベルに達する。また、出力
端子１２の電圧ＶｏｕＴが高レベルから低レベルに変わ
るとき、定電流源１３０により負荷容量ＣＬを・充電す
ることにより低レベルに達する。一般的には、定電流Ｉ
、。はＱ３のエミッタ電流よりも非常に小さい値に設定
されている。
そのため、立下り時間は、立上り時間よりも非常に大き
くなるという欠点がある。
くなるという欠点がある。
そこで、本発明は、上記した問題を解消したエミッタ結
合論理回路を提供せんとするものである。
合論理回路を提供せんとするものである。
課題を解決するための手段
本発明のエミッタ結合論理回路は、入力端子にベースが
接続された第１のＮＰＮ型トランジスタと、該第１のＮ
ＰＮ型トランジスタのエミッタにエミッタが共通接続さ
れ゛且つベースが第１の基準電位に接続された第２のＮ
ＰＮ型トランジスタと、前記第１及び第２のＮＰＮ型ト
ランジスタの前記共通接続されたエミッタと低電位との
間に接続された定電流源とを具備している。前記第１及
び第２のＮＰＮ型トランジスタの一方のトランジスタの
コレクタは、直接又は抵抗を介して高電位に接続されて
いる。更に、本発明のエミッタ結合論理回路は、前記第
１及び第２のＮＰＮ型トランジスタの他方のトランジス
タのコレクタにエミッタに接続され且つベースが第２の
基準電位に接続された第３のＮＰＮ型トランジスタと、
該第３のＮＰＮ型トランジスタのコレクタを高電位に接
続する抵抗と、前記第１及び第２のＮＰＮ型トランジス
タの内の前記他方のトランジスタのコレクタにベースが
接続され且つコレクタが低電位に接続されたＰＮＰ型ト
ランジスタと、前記第３のＮＰＮ型トランジスタのコレ
クタと前記抵抗の接続点にベースが接続され且つコレク
タが高電位に接続された第４のＮＰＮ型トランジスタと
を具備し、該第４のＮＰＮ型トランジスタのエミッタと
前記ＰＮＰ型トランジスタのエミッタとが接続され、そ
の接続点を出力としている。
接続された第１のＮＰＮ型トランジスタと、該第１のＮ
ＰＮ型トランジスタのエミッタにエミッタが共通接続さ
れ゛且つベースが第１の基準電位に接続された第２のＮ
ＰＮ型トランジスタと、前記第１及び第２のＮＰＮ型ト
ランジスタの前記共通接続されたエミッタと低電位との
間に接続された定電流源とを具備している。前記第１及
び第２のＮＰＮ型トランジスタの一方のトランジスタの
コレクタは、直接又は抵抗を介して高電位に接続されて
いる。更に、本発明のエミッタ結合論理回路は、前記第
１及び第２のＮＰＮ型トランジスタの他方のトランジス
タのコレクタにエミッタに接続され且つベースが第２の
基準電位に接続された第３のＮＰＮ型トランジスタと、
該第３のＮＰＮ型トランジスタのコレクタを高電位に接
続する抵抗と、前記第１及び第２のＮＰＮ型トランジス
タの内の前記他方のトランジスタのコレクタにベースが
接続され且つコレクタが低電位に接続されたＰＮＰ型ト
ランジスタと、前記第３のＮＰＮ型トランジスタのコレ
クタと前記抵抗の接続点にベースが接続され且つコレク
タが高電位に接続された第４のＮＰＮ型トランジスタと
を具備し、該第４のＮＰＮ型トランジスタのエミッタと
前記ＰＮＰ型トランジスタのエミッタとが接続され、そ
の接続点を出力としている。
作用
上述した従来のエミッタ結合論理回路では負荷容量の充
電を定電流源で行っているのに対し、本発明ではＰＮＰ
型トランジスタで行っている。従って、そのＰＮＰ型ト
ランジスタの電流容量を、第４のＮＰＮ型トランジスタ
と同様にすることにより、負荷容量の放電も充電も同じ
速度にすることカテキ、高レベルから低レベルになる立
下り時間を短くすることができる。
電を定電流源で行っているのに対し、本発明ではＰＮＰ
型トランジスタで行っている。従って、そのＰＮＰ型ト
ランジスタの電流容量を、第４のＮＰＮ型トランジスタ
と同様にすることにより、負荷容量の放電も充電も同じ
速度にすることカテキ、高レベルから低レベルになる立
下り時間を短くすることができる。
実施例
第１図は、本発明によるエミッタ結合論理回路の一実施
例である。
例である。
入力端子にベースが接続されたＮＰＮＰＮ型トランジス
タＱ、そのコレクタが高電位ＶＩに直接接続され、その
エミッタが定電流源■１を介して低電位ｖ２に接続され
ている。そのＮＰＮ型トランジスタＱ、のエミッタには
更にＮＰＮＰＮ型トランジスタＱベースが接続されてい
る。更に、ＮＰＮＰＮ型トランジスタＱ設けられ、その
コレクタが高電位Ｖ１に直接（または図面に示してはい
ないが抵抗を介して）接続され、そのベースが第■の基
準電位Ｖ Ｒｌに接続され、そのエミッタがＮＰＮＰＮ
型トランジスタＱエミッタに共通接続されている。そし
て、ＮＰＮＰＮ型トランジスタＱびＱ３の共通接続され
たエミッタは、定電流源工２を介して低電位Ｖ２に接続
されている。
タＱ、そのコレクタが高電位ＶＩに直接接続され、その
エミッタが定電流源■１を介して低電位ｖ２に接続され
ている。そのＮＰＮ型トランジスタＱ、のエミッタには
更にＮＰＮＰＮ型トランジスタＱベースが接続されてい
る。更に、ＮＰＮＰＮ型トランジスタＱ設けられ、その
コレクタが高電位Ｖ１に直接（または図面に示してはい
ないが抵抗を介して）接続され、そのベースが第■の基
準電位Ｖ Ｒｌに接続され、そのエミッタがＮＰＮＰＮ
型トランジスタＱエミッタに共通接続されている。そし
て、ＮＰＮＰＮ型トランジスタＱびＱ３の共通接続され
たエミッタは、定電流源工２を介して低電位Ｖ２に接続
されている。
ＮＰＮＰＮ型トランジスタＱコレクタは、ベースが第２
の基準電位ＶＲ２に接続されたＮＰＮＰＮ型トランジス
タＱエミッタに接続され、そのＮＰＮＰＮ型トランジス
タＱコレクタは抵抗Ｒを介して高電位Ｖ１に接続されて
いる。
の基準電位ＶＲ２に接続されたＮＰＮＰＮ型トランジス
タＱエミッタに接続され、そのＮＰＮＰＮ型トランジス
タＱコレクタは抵抗Ｒを介して高電位Ｖ１に接続されて
いる。
ＮＰＮＰＮ型トランジスタＱのコレクタと抵抗Ｒとの接
続点には、ＮＰＮＰＮ型トランジスタＱベースが接続さ
れ、そのＮＰＮＰＮ型トランジスタＱコレクタは高電位
Ｖ、に直接接続されている。
続点には、ＮＰＮＰＮ型トランジスタＱベースが接続さ
れ、そのＮＰＮＰＮ型トランジスタＱコレクタは高電位
Ｖ、に直接接続されている。
一方、ＮＰＮＰＮ型トランジスタＱコレクタとＮＰＮ型
トランジスタＱ、のエミッタとの接続点には、ＰＮＰ型
トランジスタＱ６のベースが接続され、そのＰＮＰ型ト
ランジスタＱ６のコレクタは低電位Ｖ２に直接接続され
ている。更に、ＰＮＰ型トランジスタＱ６のエミッタは
、ＮＰＮＰＮ型トランジスタＱコレクタに接続され、且
つ出力Ｖ。ＵＴに接続されている。
トランジスタＱ、のエミッタとの接続点には、ＰＮＰ型
トランジスタＱ６のベースが接続され、そのＰＮＰ型ト
ランジスタＱ６のコレクタは低電位Ｖ２に直接接続され
ている。更に、ＰＮＰ型トランジスタＱ６のエミッタは
、ＮＰＮＰＮ型トランジスタＱコレクタに接続され、且
つ出力Ｖ。ＵＴに接続されている。
また、ＮＰＮＰＮ型トランジスタＱコレクタとエミッタ
との間に負荷容量ＣＬがある。
との間に負荷容量ＣＬがある。
以上説明したエミッタ結合論理回路において、入力端に
設けているＱｌと１１とは、人力レベルと出力レベルを
合わせるためのエミッタホロワ回路を構成している。そ
して、Ｑ２とＱ３により、電圧比較を行い、Ｑ２のコレ
クタ電流と抵抗Ｒによる電位降下を、Ｑ５とＱ６による
コンプリメンタリ−出力回路で出力している。■、１の
電圧は、高レベルと低レベルの中間値よりもＱｌのＶＢ
２分低い電圧を与え、Ｖｌ２の電圧は、低レベルを与え
ている。
設けているＱｌと１１とは、人力レベルと出力レベルを
合わせるためのエミッタホロワ回路を構成している。そ
して、Ｑ２とＱ３により、電圧比較を行い、Ｑ２のコレ
クタ電流と抵抗Ｒによる電位降下を、Ｑ５とＱ６による
コンプリメンタリ−出力回路で出力している。■、１の
電圧は、高レベルと低レベルの中間値よりもＱｌのＶＢ
２分低い電圧を与え、Ｖｌ２の電圧は、低レベルを与え
ている。
人力ＶＩＮに低レベルの信号が入ると、Ｑ２がＯＦＦ、
Ｑ、がＯＮになり、Ｑ２にはコレクタ電流が流れないの
で、Ｑ４ 、ＱｓはＯＦＦとなる。従って、Ｑｓのベー
ス電圧は、はぼＶｌまで上昇し、Ｃｔ、の電荷を放電し
て出力Ｖ。Ｕ、は高レベルになる。
Ｑ、がＯＮになり、Ｑ２にはコレクタ電流が流れないの
で、Ｑ４ 、ＱｓはＯＦＦとなる。従って、Ｑｓのベー
ス電圧は、はぼＶｌまで上昇し、Ｃｔ、の電荷を放電し
て出力Ｖ。Ｕ、は高レベルになる。
また、入力端子ＶＩＮに高レベルの信号が入ると、Ｑ２
がＯＮ、Ｑ３がＯＦＦになり、Ｑ２には、コレクタ電流
が流れ、Ｑ４、Ｑ６は共にＯＮになる。
がＯＮ、Ｑ３がＯＦＦになり、Ｑ２には、コレクタ電流
が流れ、Ｑ４、Ｑ６は共にＯＮになる。
従って、抵抗ＲにＲＩ２の電位降下を生じ、Ｑ５のベー
ス電圧が下るのでＱ５はＯＦＦになる。また、Ｑ６がＯ
Ｎしているので、大電流でＣＬを充電して、出力Ｖ。、
Ｔを高速に低レベルにすることができる。
ス電圧が下るのでＱ５はＯＦＦになる。また、Ｑ６がＯ
Ｎしているので、大電流でＣＬを充電して、出力Ｖ。、
Ｔを高速に低レベルにすることができる。
このように第１図の回路はインバータ動作をする。また
、Ｑｌのところに複数のＮＰＮ型トランジスタを並列接
続することにより、容易に多大力ＮＯＲ回路を実現する
ことも可能である。
、Ｑｌのところに複数のＮＰＮ型トランジスタを並列接
続することにより、容易に多大力ＮＯＲ回路を実現する
ことも可能である。
実施例２
第２図は、本発明によるエミッタ結合論理回路の第２の
実施例を示す。なお、第１図の回路の回路素子に対応す
る回路素子には同一の参照番号を付して、説明を省略す
る。
実施例を示す。なお、第１図の回路の回路素子に対応す
る回路素子には同一の参照番号を付して、説明を省略す
る。
第１図と第２図との比較から明らかなように、第２図の
実施例では、第１図のコンブリメンクリ−出力回路を、
Ｑ３のコレクタ側に設けている。
実施例では、第１図のコンブリメンクリ−出力回路を、
Ｑ３のコレクタ側に設けている。
動作は、入出力の関係が第１図の実施例と逆にあるだけ
で、同様な動作をする。すなわち、第２図の回路はバッ
ファー回路として動作する。またＱｌのところに複数の
ＮＰＮ型トランジスタを並列接続することにより、容易
に多入力ＯＲ回路を実現することも可能である。
で、同様な動作をする。すなわち、第２図の回路はバッ
ファー回路として動作する。またＱｌのところに複数の
ＮＰＮ型トランジスタを並列接続することにより、容易
に多入力ＯＲ回路を実現することも可能である。
発明の詳細
な説明したように、本発明は、エミッタ結合論理回路の
出力段をコンプリメンタリ−にすることにより、高レベ
ルから低レベルになる立下り時間を短くすることができ
、より高速な論理回路が実現できる。
出力段をコンプリメンタリ−にすることにより、高レベ
ルから低レベルになる立下り時間を短くすることができ
、より高速な論理回路が実現できる。
第１図は、本発明によるエミッタ結合論理回路の第１の
実施例の回路図、 第２図は、本発明によるエミッタ結合論理回路の第２の
実施例の回路図、 第３図は、従来例のエミッタ結合論理回路の例を示す回
路図である。 〔主な参照符号〕 Ｑ１〜Ｑ５、ＱＩＯ−Ｑ３［＋ ・・Ｎ Ｐ Ｎ型トラ
ンジスタＱ６・・ＰＮＰ型トランジスタ Ｉ１、Ｉ２、Ｉ２０． Ｉ３（１’ ・定電流源Ｒ・・
抵抗
実施例の回路図、 第２図は、本発明によるエミッタ結合論理回路の第２の
実施例の回路図、 第３図は、従来例のエミッタ結合論理回路の例を示す回
路図である。 〔主な参照符号〕 Ｑ１〜Ｑ５、ＱＩＯ−Ｑ３［＋ ・・Ｎ Ｐ Ｎ型トラ
ンジスタＱ６・・ＰＮＰ型トランジスタ Ｉ１、Ｉ２、Ｉ２０． Ｉ３（１’ ・定電流源Ｒ・・
抵抗
Claims (1)
- 入力端子にベースが接続された第１のＮＰＮ型トランジ
スタと、該第１のＮＰＮ型トランジスタのエミッタにエ
ミッタが共通接続され且つベースが第１の基準電位に接
続された第２のＮＰＮ型トランジスタと、前記第１及び
第２のＮＰＮ型トランジスタの前記共通接続されたエミ
ッタと低電位との間に接続された定電流源とを具備して
おり、前記第１及び第２のＮＰＮ型トランジスタの一方
のトランジスタのコレクタは、直接又は抵抗を介して高
電位に接続されており、更に、前記第１及び第２のＮＰ
Ｎ型トランジスタの他方のトランジスタのコレクタにエ
ミッタに接続され且つベースが第２の基準電位に接続さ
れた第３のＮＰＮ型トランジスタと、該第３のＮＰＮ型
トランジスタのコレクタを高電位に接続する抵抗と、前
記第１及び第２のＮＰＮ型トランジスタの他方の内の前
記トランジスタのコレクタにベースが接続され且つコレ
クタが低電位に接続されたＰＮＰ型トランジスタと、前
記第３のＮＰＮ型トランジスタのコレクタと前記抵抗の
接続点にベースが接続され且つコレクタが高電位に接続
された第４のＮＰＮ型トランジスタとを具備し、該第４
のＮＰＮ型トランジスタのエミッタと前記ＰＮＰ型トラ
ンジスタのエミッタとが接続されて出力を構成している
ことを特徴とするエミッタ結合論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246378A JPH0738580B2 (ja) | 1988-09-30 | 1988-09-30 | エミッタ結合論理回路 |
| US07/416,134 US4970416A (en) | 1988-09-30 | 1989-10-02 | Emitter coupled logic circuit having rapid output voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246378A JPH0738580B2 (ja) | 1988-09-30 | 1988-09-30 | エミッタ結合論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294918A true JPH0294918A (ja) | 1990-04-05 |
| JPH0738580B2 JPH0738580B2 (ja) | 1995-04-26 |
Family
ID=17147652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246378A Expired - Lifetime JPH0738580B2 (ja) | 1988-09-30 | 1988-09-30 | エミッタ結合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4970416A (ja) |
| JP (1) | JPH0738580B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075567A (en) * | 1989-06-26 | 1991-12-24 | Nec Corporation | Electronic switch circuit |
| JPH0666679B2 (ja) * | 1990-01-31 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ論理回路 |
| US5089724A (en) * | 1990-11-30 | 1992-02-18 | International Business Machines Corporation | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage |
| US5334886A (en) * | 1992-11-13 | 1994-08-02 | International Business Machines Corporation | Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits |
| CN111813028A (zh) * | 2020-08-13 | 2020-10-23 | 吴凯 | 通用性输入输出端口电路及其工作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58106902A (ja) * | 1981-12-18 | 1983-06-25 | Nec Corp | Ｐｉｎダイオ−ド駆動回路 |
| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
| GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
| US4539493A (en) * | 1983-11-09 | 1985-09-03 | Advanced Micro Devices, Inc. | Dynamic ECL circuit adapted to drive loads having significant capacitance |
| US4626709A (en) * | 1984-09-28 | 1986-12-02 | Advanced Micro Devices, Inc. | Dynamic push-pull for ECL |
| JPH01138813A (ja) * | 1987-11-26 | 1989-05-31 | Toshiba Corp | Ｅｃｌ―ｃｍｏｓレベル変換回路 |
| US4902915A (en) * | 1988-05-25 | 1990-02-20 | Texas Instruments Incorporated | BICMOS TTL input buffer |
| US4888501A (en) * | 1988-10-19 | 1989-12-19 | Ncr Corporation | ECL to CMOS converter |
-
1988
- 1988-09-30 JP JP63246378A patent/JPH0738580B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-02 US US07/416,134 patent/US4970416A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4970416A (en) | 1990-11-13 |
| JPH0738580B2 (ja) | 1995-04-26 |
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