JPH0461419A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPH0461419A JPH0461419A JP2171472A JP17147290A JPH0461419A JP H0461419 A JPH0461419 A JP H0461419A JP 2171472 A JP2171472 A JP 2171472A JP 17147290 A JP17147290 A JP 17147290A JP H0461419 A JPH0461419 A JP H0461419A
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- output terminal
- emitter
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野コ
本発明はエミッタ結合型論理回路（ＥＣＬ）に関し、特
に、消費電力が削減されかつ動作速度が改善されたエミ
ッタフォロワ回路に関する。
に、消費電力が削減されかつ動作速度が改善されたエミ
ッタフォロワ回路に関する。
［従来の技術］
エミッタフォロワ回路は出力インピーダンスが低いため
負荷容量に対する駆動能力が高く、エミッタ結合型論理
回路（ＥＣＬ）の出力手段として広く使用されている。
負荷容量に対する駆動能力が高く、エミッタ結合型論理
回路（ＥＣＬ）の出力手段として広く使用されている。
従来、エミッタフォロワ回路はエミッタフォロワトラン
ジスタと終端抵抗とを用いて接地電源と負の電源ＶＥＲ
（−４，５Ｖまたは−５，２Ｖ）との間に構成されるこ
とが一般的であったが、近年、終端抵抗に替えてプルダ
ウントランジスタを用い、更にコンデンサを用いて出力
立下り時の動作速度を改善したエミッタフォロワ回路が
用いられるようになってきている。
ジスタと終端抵抗とを用いて接地電源と負の電源ＶＥＲ
（−４，５Ｖまたは−５，２Ｖ）との間に構成されるこ
とが一般的であったが、近年、終端抵抗に替えてプルダ
ウントランジスタを用い、更にコンデンサを用いて出力
立下り時の動作速度を改善したエミッタフォロワ回路が
用いられるようになってきている。
第５図は、特開昭６３−３０２６２０号公報で提案され
た、この種従来のＥＣＬ回路を示す回路図である。同図
において、Ｑｌｌ、Ｑｌ２はカレントスイッチ動作を行
うトランジスタ、Ｑｌはエミッタフォロワを構成するト
ランジスタ、Ｑ２、Ｑ３はカレントミラー回路を構成す
るトランジスタ、ＩＣ５Ｉ 、 ｒｃｓａは定電流源、
Ｒ１１，Ｒ１２は負荷抵抗、Ｃ１はコンデンサである。
た、この種従来のＥＣＬ回路を示す回路図である。同図
において、Ｑｌｌ、Ｑｌ２はカレントスイッチ動作を行
うトランジスタ、Ｑｌはエミッタフォロワを構成するト
ランジスタ、Ｑ２、Ｑ３はカレントミラー回路を構成す
るトランジスタ、ＩＣ５Ｉ 、 ｒｃｓａは定電流源、
Ｒ１１，Ｒ１２は負荷抵抗、Ｃ１はコンデンサである。
次に、第５図に示した回路の動作について説明する。入
力端子Ｉｎに基準電位Ｖ ｒｅｆより高電位の信号が入
力されると、トランジスタＱｌｌはオン状態、トランジ
スタＱ１２はオフ状態となる。
力端子Ｉｎに基準電位Ｖ ｒｅｆより高電位の信号が入
力されると、トランジスタＱｌｌはオン状態、トランジ
スタＱ１２はオフ状態となる。
この場合には、定電流は抵抗Ｒ１１側に流れＲ１２側に
は流れない、このため、出力端子Ｏｕｔには（１）式で
表されるハイレベル出力信号ｖｏＢが出力される。（な
お、以下の式において、Ｒ１１，Ｒ１２等は抵抗値、Ｉ
ｅｌｌ 、 Ｉ Ｃ５２等は電流値、ＶＥＥ、ＶＴ等
は電圧値をも表すものとする。）ＶＯＨ＝ Ｒ１２・
ＩＢ （Ｑｌ ） ＶＦ （Ｑｌ ）・・・（１
） ココテ、ＩＢ （Ｑｌ ） 、 ＶＦ （Ｑｌ ＞
は各々トランジスタＱ１のベース電流および順方向動作
電圧である。トランジスタの電流増幅率ｈｆｅが充分大
きい場合には、ベース電流を無視することができるので
、１１）式は（２）式に近似することができる。
は流れない、このため、出力端子Ｏｕｔには（１）式で
表されるハイレベル出力信号ｖｏＢが出力される。（な
お、以下の式において、Ｒ１１，Ｒ１２等は抵抗値、Ｉ
ｅｌｌ 、 Ｉ Ｃ５２等は電流値、ＶＥＥ、ＶＴ等
は電圧値をも表すものとする。）ＶＯＨ＝ Ｒ１２・
ＩＢ （Ｑｌ ） ＶＦ （Ｑｌ ）・・・（１
） ココテ、ＩＢ （Ｑｌ ） 、 ＶＦ （Ｑｌ ＞
は各々トランジスタＱ１のベース電流および順方向動作
電圧である。トランジスタの電流増幅率ｈｆｅが充分大
きい場合には、ベース電流を無視することができるので
、１１）式は（２）式に近似することができる。
Ｖ□Ｈ： ｖ、 （Ｑ １ ＞
−（２１遂に、入力端子Ｉｎに基準電位Ｖ ｒｅｆよ
り低電位の信号が入力されると、トランジスタＱｌｌは
オフ状態、トランジスタＱ１２はオン状態となり、定電
流は抵抗Ｒ１２側に流れる。このため、出力端子Ｏｕｔ
には（３）式で表されるローレベル出力信号■ｏＬが出
力される。
−（２１遂に、入力端子Ｉｎに基準電位Ｖ ｒｅｆよ
り低電位の信号が入力されると、トランジスタＱｌｌは
オフ状態、トランジスタＱ１２はオン状態となり、定電
流は抵抗Ｒ１２側に流れる。このため、出力端子Ｏｕｔ
には（３）式で表されるローレベル出力信号■ｏＬが出
力される。
ＶＯＬ＝ Ｒ１２・ （Ｉｃｓ＋ ＋Ｉｅ（Ｑｌ））
ＶＦ（Ｑｌ） ≠−Ｒ１２・Ｉｃ５ｘ Ｖｐ （Ｑｌ） −ｆ３
）出力信号のハイまたはローの定常時において、トラン
ジスタＱ１、Ｑ３に流れるエミッタフォロワ回路電流Ｉ
ＥＦは、トランジスタＱ２とＱ３がカレントミラー回路
を構成しているため、Ｉ Ｃ５２に等しい。従って、本
ＥＣＬ回路の消費電力Ｐは（２）式％式％ この論理回路において、出力信号がロー−ハイと変化す
る過渡時には、トランジスタＱ３に定常的に流れる定電
流Ｉ Ｃ８２に加えて負荷容量ＣＬを充電する電流がエ
ミッタフォロワトランジスタＱ１を流れる。また、出力
信号がハイ−ローと変化する過渡時には、トランジスタ
Ｑ１が一時的にオフ状態になり、負荷容量に蓄積された
電荷がプルダウントランジスタＱ３を介して放電される
。この時、逆相側の信号はロー−ハイと変化するなめ、
コンデンサＣ１は充電される。この充を電流の一部がト
ランジスタＱ３のベース電流となり増幅されるので、ト
ランジスタＱ３は過渡的に大きな電流で負荷容量を放電
することができる。
ＶＦ（Ｑｌ） ≠−Ｒ１２・Ｉｃ５ｘ Ｖｐ （Ｑｌ） −ｆ３
）出力信号のハイまたはローの定常時において、トラン
ジスタＱ１、Ｑ３に流れるエミッタフォロワ回路電流Ｉ
ＥＦは、トランジスタＱ２とＱ３がカレントミラー回路
を構成しているため、Ｉ Ｃ５２に等しい。従って、本
ＥＣＬ回路の消費電力Ｐは（２）式％式％ この論理回路において、出力信号がロー−ハイと変化す
る過渡時には、トランジスタＱ３に定常的に流れる定電
流Ｉ Ｃ８２に加えて負荷容量ＣＬを充電する電流がエ
ミッタフォロワトランジスタＱ１を流れる。また、出力
信号がハイ−ローと変化する過渡時には、トランジスタ
Ｑ１が一時的にオフ状態になり、負荷容量に蓄積された
電荷がプルダウントランジスタＱ３を介して放電される
。この時、逆相側の信号はロー−ハイと変化するなめ、
コンデンサＣ１は充電される。この充を電流の一部がト
ランジスタＱ３のベース電流となり増幅されるので、ト
ランジスタＱ３は過渡的に大きな電流で負荷容量を放電
することができる。
［発明が解決しようとする課題］
上述した従来のＥＣＬ回路では、エミッタフォロワがプ
ルダウントランジスタＱ３を介して電源ＶＥＨに終端さ
れているため、消費電力が大きいという欠点があった。
ルダウントランジスタＱ３を介して電源ＶＥＨに終端さ
れているため、消費電力が大きいという欠点があった。
また、コンデンサｃ１が直接トランジスタＱ２のコレク
タに接続されているなめ、出力信号がハイ−ローと変化
する過渡時にコンデンサＣＩを充電する電流のほとんど
がトランジスタロ２側に流れる。そのため、充電電流は
負荷容量ＣＬの放電にあ丈り寄与せず、動作速度はそれ
ほど改善されなかった。
タに接続されているなめ、出力信号がハイ−ローと変化
する過渡時にコンデンサＣＩを充電する電流のほとんど
がトランジスタロ２側に流れる。そのため、充電電流は
負荷容量ＣＬの放電にあ丈り寄与せず、動作速度はそれ
ほど改善されなかった。
ところで、ゲートアレイ型マスタースライス累積回路で
は、内部論理回路毎に駆動すべき負荷容量は大幅に興な
っている。各論理回路の出力点に接続される配線の長さ
が論理回路毎に大幅にばらつくからである。しがるに、
従来のＥＣＬ型ゲ型ゲージアレイ、すべての内部ＥＣＬ
回路を同一構成に形成していたので、負荷容量の重い論
理回路では動作速度の低下が著しかった。動作速度を高
めるためにコンデンサＣ１を追加すると今度は負荷容量
の軽い回路では不必要に動作が速められることになり、
徒らに使用部品点数を増加させる結果となった。
は、内部論理回路毎に駆動すべき負荷容量は大幅に興な
っている。各論理回路の出力点に接続される配線の長さ
が論理回路毎に大幅にばらつくからである。しがるに、
従来のＥＣＬ型ゲ型ゲージアレイ、すべての内部ＥＣＬ
回路を同一構成に形成していたので、負荷容量の重い論
理回路では動作速度の低下が著しかった。動作速度を高
めるためにコンデンサＣ１を追加すると今度は負荷容量
の軽い回路では不必要に動作が速められることになり、
徒らに使用部品点数を増加させる結果となった。
ＥＮＭを解決するための手段〕
本発明のＥＣＬ回路は、高位側電源と第１の低位側電源
との間に構成された、第１、第２の出力端子を有する差
動増幅回路と、ベースが前記差動回路の第１の出力端子
に接続されコレクタが前記高位側電源に接続されエミッ
タが出力端子に接続されたエミッタフォロワを構成する
第１のトランジスタと、コレクタが電流源を介して前記
高位側電源に接続され、エミッタが前記第１の低位側電
源の電位より高電位の第２の低位側電源に接続され、ベ
ースが抵抗を介してそのコレクタに接続された第２のト
ランジスタと、コレクタが前記出力端子に接続されエミ
ッタが前記第２の低位側電源に接続されベースが前記第
２のトランジスタのコレクタに抵抗を介して接続された
第３のトランジスタと、を具備している。
との間に構成された、第１、第２の出力端子を有する差
動増幅回路と、ベースが前記差動回路の第１の出力端子
に接続されコレクタが前記高位側電源に接続されエミッ
タが出力端子に接続されたエミッタフォロワを構成する
第１のトランジスタと、コレクタが電流源を介して前記
高位側電源に接続され、エミッタが前記第１の低位側電
源の電位より高電位の第２の低位側電源に接続され、ベ
ースが抵抗を介してそのコレクタに接続された第２のト
ランジスタと、コレクタが前記出力端子に接続されエミ
ッタが前記第２の低位側電源に接続されベースが前記第
２のトランジスタのコレクタに抵抗を介して接続された
第３のトランジスタと、を具備している。
また、前記差動増幅回路の第２の出力端子と前記第３の
トランジスタのベースとの間にはコンデンサが接続され
ている。そして、このコンデンサは、出力端子に付く負
荷容量に応じて選択的に付加されるものである。
トランジスタのベースとの間にはコンデンサが接続され
ている。そして、このコンデンサは、出力端子に付く負
荷容量に応じて選択的に付加されるものである。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。同
図において、Ｑｌｌ、Ｃ１２は、それぞれ入力端子側と
基準電位側のカレントスイッチトランジスタであり、そ
れぞれのコレクタと接地電源ＧＮＤとの間にコレクタ負
荷抵抗Ｒ１１、Ｒ１２が接続されている。トランジスタ
Ｑｌｌ、Ｃ１２の共通に接続されたエミッタと第１の負
の電源ＶＥＲとの間には定電流源Ｉ Ｃ５ｌが接続され
ており、ここにエミッタ結合型差動回路が構成されてい
る。
図において、Ｑｌｌ、Ｃ１２は、それぞれ入力端子側と
基準電位側のカレントスイッチトランジスタであり、そ
れぞれのコレクタと接地電源ＧＮＤとの間にコレクタ負
荷抵抗Ｒ１１、Ｒ１２が接続されている。トランジスタ
Ｑｌｌ、Ｃ１２の共通に接続されたエミッタと第１の負
の電源ＶＥＲとの間には定電流源Ｉ Ｃ５ｌが接続され
ており、ここにエミッタ結合型差動回路が構成されてい
る。
本実施例では、エミッタフォロワを構成する第１のトラ
ンジスタＱ１とプルダウン用の第３のトランジスタＱ３
とよりなるエミッタフォロワ回路が接地電源ＧＮＤと第
２の負の電源ＶＴとの間に構成されており、そして、こ
のエミッタフォロワ回路が入力信号と同相の信号を出力
端子Ｏｕｔに出力するようにトランジスタＱ１のベース
はトランジスタＱ１２のコレクタに接続されている。
ンジスタＱ１とプルダウン用の第３のトランジスタＱ３
とよりなるエミッタフォロワ回路が接地電源ＧＮＤと第
２の負の電源ＶＴとの間に構成されており、そして、こ
のエミッタフォロワ回路が入力信号と同相の信号を出力
端子Ｏｕｔに出力するようにトランジスタＱ１のベース
はトランジスタＱ１２のコレクタに接続されている。
トランジスタＱ３はトランジスタＱ２とともにカレント
ミラー回路を構成しており、そしてこのカレントミラー
回路への入力電流は接地電源ＧＮＤから第１の抵抗Ｒ１
を介して与えられている。
ミラー回路を構成しており、そしてこのカレントミラー
回路への入力電流は接地電源ＧＮＤから第１の抵抗Ｒ１
を介して与えられている。
ここで、トランジスタＱ２、Ｃ３のベースにはそれぞれ
第２の抵抗Ｒ２と第３のＲ３が接続されているがこれら
の抵抗は発振防止の役割を果たしている。
第２の抵抗Ｒ２と第３のＲ３が接続されているがこれら
の抵抗は発振防止の役割を果たしている。
次に、本実施例回路の動作について説明する。
入力端子に基準電位より高電位の信号が入力すると、第
５図の従来例と同様に、出力端子Ｏｕｔには（１）式乃
至（２）式で表されるハイレベルの出力信号■０）１が
出力される。逆に入力端子に基準電位より低電位の信号
が入力すると、第５図の従来例の回路と同様に、出力端
子０■しには、（３）式で表されるローレベルの出力信
号Ｖ。Ｌが出力される。
５図の従来例と同様に、出力端子Ｏｕｔには（１）式乃
至（２）式で表されるハイレベルの出力信号■０）１が
出力される。逆に入力端子に基準電位より低電位の信号
が入力すると、第５図の従来例の回路と同様に、出力端
子０■しには、（３）式で表されるローレベルの出力信
号Ｖ。Ｌが出力される。
今、抵抗Ｒ１を流れる電流をＩ Ｃ５２とすると、これ
は（５）式で表される。
は（５）式で表される。
ＩＣ５２＝ （ＶＴ＋ＶＰ （Ｃ２））／ （Ｒ１
十Ｒ２／ ｈ ｆ ｅ ） ＝−（ＶＴ＋ＶＰ （Ｃ２））／Ｒ１・１５）ここで
、Ｒ２＝Ｒ３と設定すると、トランジスタＱ２とＣ３は
カレントミラー回路を構成しているので、Ｑｌ、Ｃ３に
流れるエミッタフォロワ回路電流ｒｉｐは、Ｉ Ｉ！Ｆ
＝ Ｉ ｃｓ３となる。
十Ｒ２／ ｈ ｆ ｅ ） ＝−（ＶＴ＋ＶＰ （Ｃ２））／Ｒ１・１５）ここで
、Ｒ２＝Ｒ３と設定すると、トランジスタＱ２とＣ３は
カレントミラー回路を構成しているので、Ｑｌ、Ｃ３に
流れるエミッタフォロワ回路電流ｒｉｐは、Ｉ Ｉ！Ｆ
＝ Ｉ ｃｓ３となる。
よって、本実施例ＥＣＬ回路の消費電力Ｐは（６）式％
式％ ここで、電源ＶＥＲの電圧は、一般に−４，５乃至−５
，２Ｖ、電源ＶＴの電圧は一２Ｖであるので、（４）式
と（６）式とを比較して、同一のエミッタフォロワ回路
電流となるように定数設定した場合には本実施例により
、消費電力を削減できることがわかる。
式％ ここで、電源ＶＥＲの電圧は、一般に−４，５乃至−５
，２Ｖ、電源ＶＴの電圧は一２Ｖであるので、（４）式
と（６）式とを比較して、同一のエミッタフォロワ回路
電流となるように定数設定した場合には本実施例により
、消費電力を削減できることがわかる。
第２図は本発明の第２の実施例を示す回路図である１本
実施例の第１図に示した第１の実施例と相違する点は、
エミッタ結合型差動回路の逆相側の出力点とプルダウン
用のトランジスタのベースとの間にコンデンサＣ１を接
続したことである。
実施例の第１図に示した第１の実施例と相違する点は、
エミッタ結合型差動回路の逆相側の出力点とプルダウン
用のトランジスタのベースとの間にコンデンサＣ１を接
続したことである。
本実施例においては、出力信号がハイ−ローと変化する
過渡時には、トランジスタＱ１が一時的にオフ状態にな
り、負荷容量ＣＬに蓄積された電荷がプルダウントラン
ジスタＱ３を介して放電されるが、この時、逆相側の信
号はロー−ハイと変化するため、コンデンサＣ１は充電
される。ここで、トランジスタＱ３のベースには抵抗Ｒ
３が接続されているため、充電電流の大部分がトランジ
スタＱ３のベース電流となる。従って、プルダウントラ
ンジスタＱ３は過渡的に大きな電流で負荷容量を放電す
ることができる。
過渡時には、トランジスタＱ１が一時的にオフ状態にな
り、負荷容量ＣＬに蓄積された電荷がプルダウントラン
ジスタＱ３を介して放電されるが、この時、逆相側の信
号はロー−ハイと変化するため、コンデンサＣ１は充電
される。ここで、トランジスタＱ３のベースには抵抗Ｒ
３が接続されているため、充電電流の大部分がトランジ
スタＱ３のベース電流となる。従って、プルダウントラ
ンジスタＱ３は過渡的に大きな電流で負荷容量を放電す
ることができる。
第３図は本発明の第３の実施例を示す回ＮＩ図でる０本
実施例の第２図に図示した第２実施例と相違する点は、
エミッタ結合型差動回路の逆相側の出力点にエミッタフ
ォロワを構成する第４のトランジスタＱ４のベースを接
続し、Ｃ４のエミッタとプルダウン用のトランジスタＱ
３のベースとの間にコンデンサＣ１を接続したことであ
る。ここで、エミッタフォロワ回路は、接地電源ＧＮＤ
と第２の負の電源ＶＴとの間のトランジスタＱ４、Ｃ５
により構成されている。定電流源を構成するトランジス
タＱ５のベースは抵抗Ｒ４を介してトランジスタＱ２の
コレクタに接続されている。
実施例の第２図に図示した第２実施例と相違する点は、
エミッタ結合型差動回路の逆相側の出力点にエミッタフ
ォロワを構成する第４のトランジスタＱ４のベースを接
続し、Ｃ４のエミッタとプルダウン用のトランジスタＱ
３のベースとの間にコンデンサＣ１を接続したことであ
る。ここで、エミッタフォロワ回路は、接地電源ＧＮＤ
と第２の負の電源ＶＴとの間のトランジスタＱ４、Ｃ５
により構成されている。定電流源を構成するトランジス
タＱ５のベースは抵抗Ｒ４を介してトランジスタＱ２の
コレクタに接続されている。
第２図の実施例の回路では、コンデンサＣ１の充電がＣ
１と抵抗Ｒ１１どの時定数により決定された。しかし、
本実施例ではコンデンサＣ１がエミッタフォロワトラン
ジスタＱ４により急速に充電されるため、出力信号がハ
イ−ローと変化する時の遅延時間をより短縮することが
できる。
１と抵抗Ｒ１１どの時定数により決定された。しかし、
本実施例ではコンデンサＣ１がエミッタフォロワトラン
ジスタＱ４により急速に充電されるため、出力信号がハ
イ−ローと変化する時の遅延時間をより短縮することが
できる。
第２図および第３図に実施例においては、特に負荷容量
が大きい場合に遅延時間短縮の効果が著しい。しかし、
負荷容量が小さい場合には、第１図の実施例の回路で充
分であり、素子使用数の増大による歩留まり低下を考慮
すると、その場合には第１図の回路の方がむしろ好Ｊし
い。第２図および第３図の実施例は、第１図の実施例の
回路にコンデンサＣ１あるいはエミッタフォロワトラン
ジスタＱ４とＣ１を付加しただけの近似した回路構成で
あるため、負荷容量の大小に応じて使いわけることがで
きれば非常に有効である。配線工程のみを変えることに
より各種論理回路を構成するゲートアレイ型マスタース
ライス集積回路においては、各単位セルにコンデンサＣ
１、トランジスタＱ４、Ｃ５および抵抗Ｒ４を用意して
おくことにより、内部ＥＣＬ回路の出力端子につながる
配線による負荷容量の大小に応じて、コンデンサ等を選
択的に配線工程にて付加することが可能である。
が大きい場合に遅延時間短縮の効果が著しい。しかし、
負荷容量が小さい場合には、第１図の実施例の回路で充
分であり、素子使用数の増大による歩留まり低下を考慮
すると、その場合には第１図の回路の方がむしろ好Ｊし
い。第２図および第３図の実施例は、第１図の実施例の
回路にコンデンサＣ１あるいはエミッタフォロワトラン
ジスタＱ４とＣ１を付加しただけの近似した回路構成で
あるため、負荷容量の大小に応じて使いわけることがで
きれば非常に有効である。配線工程のみを変えることに
より各種論理回路を構成するゲートアレイ型マスタース
ライス集積回路においては、各単位セルにコンデンサＣ
１、トランジスタＱ４、Ｃ５および抵抗Ｒ４を用意して
おくことにより、内部ＥＣＬ回路の出力端子につながる
配線による負荷容量の大小に応じて、コンデンサ等を選
択的に配線工程にて付加することが可能である。
第４図は、第１図〜第３図の各実施例の出力立下り時の
遅延時間と消費電力との関係の５ＰＩＣＥシミユレーシ
ヨン結果を従来例のそれと対比して示したものである。
遅延時間と消費電力との関係の５ＰＩＣＥシミユレーシ
ヨン結果を従来例のそれと対比して示したものである。
同図において、−点鎖線、点線、綿実線は、それぞれ第
１、第２、第３の実施例の特性を示しており、太実線は
従来例の特性を示している。
１、第２、第３の実施例の特性を示しており、太実線は
従来例の特性を示している。
５ＰＩＣＥシミユレーシヨンのパラメータ定数は下記の
通りである。
通りである。
Ｒ１１＝Ｒ１２＝２．１５にΩ、
Ｉｃ５ｌ ＝０．２９６ｍＡ、
Ｒ２＝Ｒ３＝Ｒ４＝１にΩ、Ｃ１＝０． １ｐＦＶＥＥ
＝−４，５Ｖ、ＶＴ＝−２Ｖ、 Ｖｒｅｆ ＝−１，０９８４Ｖ ［発明の効果］ 以上説明したように、本発明は、従来のエミッタフォロ
ワ回路が使用するＶＥＥｔ源電位（−４５■または−５
，２Ｖ）に比べ電位の高いＶＴ電源電位（−２Ｖ）と接
地電位との間にアクティブプルダウン形式のエミッタフ
ォロワ回路を構成したので、消費電力を低減できる。ま
た、抵抗Ｒ１、Ｒ２、トランジスタＱ２により構成され
る定電流発生回路とプルダウントランジスタＱ３のベー
スとの間に抵抗Ｒ３を接続したことにより、発振を防止
することができる。更に、抵抗Ｒ３は、コンデンサＣ１
を接続した場合に、このコンデンサの充電を流を効果的
にプルダウントランジスタ側に流すことができるので、
立下り時の遅延時間を短縮する効果がある。また、コン
デンサやこれを駆動するエミッタフォロワは、マスター
スライス集積回路において選択的に接続されるものであ
るので、軽い負荷容量しか負っていない論理回路の使用
部品点数を徒らに増加させることなく、重い負荷容量を
負っている論理回路の動作速度のみを効果的に改善する
ことができる。
＝−４，５Ｖ、ＶＴ＝−２Ｖ、 Ｖｒｅｆ ＝−１，０９８４Ｖ ［発明の効果］ 以上説明したように、本発明は、従来のエミッタフォロ
ワ回路が使用するＶＥＥｔ源電位（−４５■または−５
，２Ｖ）に比べ電位の高いＶＴ電源電位（−２Ｖ）と接
地電位との間にアクティブプルダウン形式のエミッタフ
ォロワ回路を構成したので、消費電力を低減できる。ま
た、抵抗Ｒ１、Ｒ２、トランジスタＱ２により構成され
る定電流発生回路とプルダウントランジスタＱ３のベー
スとの間に抵抗Ｒ３を接続したことにより、発振を防止
することができる。更に、抵抗Ｒ３は、コンデンサＣ１
を接続した場合に、このコンデンサの充電を流を効果的
にプルダウントランジスタ側に流すことができるので、
立下り時の遅延時間を短縮する効果がある。また、コン
デンサやこれを駆動するエミッタフォロワは、マスター
スライス集積回路において選択的に接続されるものであ
るので、軽い負荷容量しか負っていない論理回路の使用
部品点数を徒らに増加させることなく、重い負荷容量を
負っている論理回路の動作速度のみを効果的に改善する
ことができる。
第１図、第２図、第３図は、それぞれ本発明の実施例を
示す回路図、第４図は、本発明の各実施例の特性と従来
例の特性のシミュレーション結果を示す図、第５図は、
従来例の回路図である。 ＧＮＤ・・・接地電源、 ＶＥＥ・・・第１の負の電
源、 ＶＴ・・・第２の負の電源、 Ｖ ｒｅｆ・
・・基準電位、 Ｉｎ・・・入力端子、 ○ｕｔ・
・・出力端子、 ＣＩ−・・コンデンサ、 Ｉ
Ｃ５Ｉ 、 Ｉ ｃ５２定電流源、 ＣＬ・・・負
荷容量。
示す回路図、第４図は、本発明の各実施例の特性と従来
例の特性のシミュレーション結果を示す図、第５図は、
従来例の回路図である。 ＧＮＤ・・・接地電源、 ＶＥＥ・・・第１の負の電
源、 ＶＴ・・・第２の負の電源、 Ｖ ｒｅｆ・
・・基準電位、 Ｉｎ・・・入力端子、 ○ｕｔ・
・・出力端子、 ＣＩ−・・コンデンサ、 Ｉ
Ｃ５Ｉ 、 Ｉ ｃ５２定電流源、 ＣＬ・・・負
荷容量。
Claims (5)
- （１）高位側電源と第１の低位側電源との間に構成され
た、第１、第２の出力端子を有する差動増幅回路と、 ベースが前記差動回路の第１の出力端子に接続されコレ
クタが前記高位側電源に接続されエミッタが出力端子に
接続されたエミッタフォロワを構成するトランジスタと
、 前記出力端子と前記第１の低位側電源の電位より高電位
の第２の低位側電源との間に設けられた定電流源回路と
、 を具備するＥＣＬ回路。 - （２）高位側電源と第１の低位側電源との間に構成され
た、第１、第２の出力端子を有する差動増幅回路と、 ベースが前記差動回路の第１の出力端子に接続されコレ
クタが前記高位側電源に接続されエミッタが出力端子に
接続されたエミッタフォロワを構成する第１のトランジ
スタと、 コレクタが電流源を介して前記高位側電源に接続され、
エミッタが前記第１の低位側電源の電位より高電位の第
２の低位側電源に接続され、ベースが抵抗を介してその
コレクタに接続された第２のトランジスタと、 コレクタが前記出力端子に接続されエミッタが前記第２
の低位側電源に接続されベースが前記第２のトランジス
タのコレクタに抵抗を介して接続された第３のトランジ
スタと、 を具備するＥＣＬ回路。 - （３）高位側電源と第１の低位側電源との間に構成され
た、第１、第２の出力端子を有する差動増幅回路と、 ベースが前記差動回路の第１の出力端子に接続されコレ
クタが前記高位側電源に接続されエミッタが出力端子に
接続されたエミッタフォロワを構成する第１のトランジ
スタと、 コレクタが電流源を介して前記高位側電源に接続され、
エミッタが前記第１の低位側電源の電位より高電位の第
２の低位側電源に接続され、ベースが抵抗を介してその
コレクタに接続された第２のトランジスタと、 コレクタが前記出力端子に接続されエミッタが前記第２
の低位側電源に接続されベースが前記第２のトランジス
タのコレクタに抵抗を介して接続された第３のトランジ
スタと、 一端が前記差動増幅回路の第２の出力端子に接続され、
他端が前記第３のトランジスタのベースに接続されたコ
ンデンサと、 を具備するＥＣＬ回路。 - （４）高位側電源と第１の低位側電源との間に構成され
た、第１、第２の出力端子を有する差動増幅回路と、 ベースが前記差動回路の第１の出力端子に接続されコレ
クタが前記高位側電源に接続されエミッタが出力端子に
接続されたエミッタフォロワを構成する第１のトランジ
スタと、 コレクタが電流源を介して前記高位側電源に接続され、
エミッタが前記第１の低位側電源の電位より高電位の第
２の低位側電源に接続され、ベースが抵抗を介してその
コレクタに接続された第２のトランジスタと、 コレクタが前記出力端子に接続されエミッタが前記第２
の低位側電源に接続されベースが前記第２のトランジス
タのコレクタに抵抗を介して接続された第３のトランジ
スタと、 ベースが前記差動増幅回路の第２の出力端子に接続され
コレクタが前記高位側電源に接続されたエミッタフォロ
ワを構成する第４のトランジスタと、 一端が前記第４のトランジスタのエミッタに接続され他
端が前記第３のトランジスタのベースに接続されたコン
デンサと、 を具備するＥＣＬ回路。 - （５）前記コンデンサまたは前記第４のトランジスタ及
び前記コンデンサが、前記出力端子に付く負荷容量の大
小に応じて配線工程において選択的に接続されたもので
ある、マスタースライス方式で形成された請求項３また
は４記載のＥＣＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171472A JPH0461419A (ja) | 1990-06-29 | 1990-06-29 | Ｅｃｌ回路 |
| EP91305954A EP0463890B1 (en) | 1990-06-29 | 1991-07-01 | Emitter coupled logic device |
| DE69128500T DE69128500T2 (de) | 1990-06-29 | 1991-07-01 | Emittergekoppelte logische Schaltung |
| US07/723,578 US5177379A (en) | 1990-06-29 | 1991-07-01 | Emitter coupled logic circuit with reduced power consumption and high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171472A JPH0461419A (ja) | 1990-06-29 | 1990-06-29 | Ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461419A true JPH0461419A (ja) | 1992-02-27 |
Family
ID=15923740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171472A Pending JPH0461419A (ja) | 1990-06-29 | 1990-06-29 | Ｅｃｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5177379A (ja) |
| EP (1) | EP0463890B1 (ja) |
| JP (1) | JPH0461419A (ja) |
| DE (1) | DE69128500T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301861B2 (en) | 2002-11-29 | 2007-11-27 | Samsung Electronics Co., Ltd. | Coma aberration correcting apparatus for optical pickup |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2737444B2 (ja) * | 1991-04-30 | 1998-04-08 | 日本電気株式会社 | 高速論理回路 |
| JPH04334121A (ja) * | 1991-05-09 | 1992-11-20 | Nec Corp | 能動プルダウン回路 |
| US5122686A (en) * | 1991-07-18 | 1992-06-16 | Advanced Micro Devices, Inc. | Power reduction design for ECL outputs that is independent of random termination voltage |
| DE4236430C1 (de) * | 1992-10-28 | 1994-02-17 | Siemens Ag | Schaltstufe in Stromschaltertechnik |
| DE4321482C1 (de) * | 1993-06-28 | 1994-12-08 | Siemens Ag | Digitale Schaltstufe mit Stromschalter |
| JP2699823B2 (ja) * | 1993-09-24 | 1998-01-19 | 日本電気株式会社 | 半導体集積回路 |
| JP2561003B2 (ja) * | 1993-10-20 | 1996-12-04 | 日本電気株式会社 | アクティブプルダウン型ｅｃｌ回路 |
| JP3497888B2 (ja) * | 1994-06-02 | 2004-02-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5736866A (en) * | 1995-11-13 | 1998-04-07 | Kabushiki Kaisha Toshiba | Active pull-down circuit for ECL using a capacitive coupled circuit |
| US6100716A (en) * | 1998-09-17 | 2000-08-08 | Nortel Networks Corporation | Voltage excursion detection apparatus |
| EP1047194A1 (en) * | 1999-04-23 | 2000-10-25 | STMicroelectronics S.r.l. | High-frequency clipping stage |
| JP4281193B2 (ja) * | 2000-01-24 | 2009-06-17 | ソニー株式会社 | 出力回路 |
| US6552582B1 (en) | 2001-09-27 | 2003-04-22 | Applied Micro Circuits Corporation | Source follower for low voltage differential signaling |
| US7535280B2 (en) * | 2004-04-30 | 2009-05-19 | Texas Instruments Incorporated | Apparatus and method for shifting a signal from a first reference level to a second reference level |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3978347A (en) * | 1974-10-02 | 1976-08-31 | Motorola, Inc. | High band width emitter coupled logic gate |
| US4490630A (en) * | 1982-06-30 | 1984-12-25 | International Business Machines Corporation | Current switch emitter follower with current mirror coupled push-pull output stage |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| FR2641143A1 (en) * | 1988-12-27 | 1990-06-29 | Thomson Composants Militaires | Output buffer amplifier in bipolar technology |
| JPH088484B2 (ja) * | 1989-07-27 | 1996-01-29 | 日本電気株式会社 | エミッタフォロワ回路 |
| JPH0666678B2 (ja) * | 1989-11-30 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ回路 |
| US5012128A (en) * | 1990-01-24 | 1991-04-30 | International Business Machines Corporation | High speed push-pull driver having current mirror pull-down |
| US5089724A (en) * | 1990-11-30 | 1992-02-18 | International Business Machines Corporation | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage |
-
1990
- 1990-06-29 JP JP2171472A patent/JPH0461419A/ja active Pending
-
1991
- 1991-07-01 DE DE69128500T patent/DE69128500T2/de not_active Expired - Fee Related
- 1991-07-01 EP EP91305954A patent/EP0463890B1/en not_active Expired - Lifetime
- 1991-07-01 US US07/723,578 patent/US5177379A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301861B2 (en) | 2002-11-29 | 2007-11-27 | Samsung Electronics Co., Ltd. | Coma aberration correcting apparatus for optical pickup |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0463890A3 (en) | 1992-04-15 |
| DE69128500D1 (de) | 1998-02-05 |
| EP0463890B1 (en) | 1997-12-29 |
| US5177379A (en) | 1993-01-05 |
| EP0463890A2 (en) | 1992-01-02 |
| DE69128500T2 (de) | 1998-04-16 |
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