JP2861300B2 - Ｍｎｔｌ型半導体集積回路装置 - Google Patents
Ｍｎｔｌ型半導体集積回路装置Info
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- JP2861300B2 JP2861300B2 JP2173945A JP17394590A JP2861300B2 JP 2861300 B2 JP2861300 B2 JP 2861300B2 JP 2173945 A JP2173945 A JP 2173945A JP 17394590 A JP17394590 A JP 17394590A JP 2861300 B2 JP2861300 B2 JP 2861300B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はモノリシック基本ゲート回路と配線負荷容量
を駆動するエミッタフォロワ回路とを有するMNTL型半導
体集積回路装置に関する。
を駆動するエミッタフォロワ回路とを有するMNTL型半導
体集積回路装置に関する。
［従来の技術］ 第４図は従来のMNTL型半導体集積回路装置を示す回路
図である。
図である。
MNTL基本ゲート回路は、以下に示すように構成されて
いる。コレクタ抵抗45,46は夫々トランジスタ43,44のコ
レクタと電源電圧（VCC/GND）端子55とその間に接続さ
れている。トランジスタ43は、そのベースが入力電圧
（VIN）端子41に接続され、そのエミッタがエミッタ抵
抗47を介してトランジスタ49のコレクタに接続されてい
る。また、トランジスタ43のエミッタとトランジスタ49
のコレクタとの間にはスピードアップ容量48が接続され
ている。トランジスタ44は、そのベースがリファレンス
電圧（VREF）端子42に接続され、そのエミッタがトラン
ジスタ49のコレクタに接続されている。トランジスタ49
は、そのベースが定電流源用電圧（VCSI）端子50に接続
され、そのエミッタが抵抗51を介して電源電圧（VEE）
端子56に接続されている。
いる。コレクタ抵抗45,46は夫々トランジスタ43,44のコ
レクタと電源電圧（VCC/GND）端子55とその間に接続さ
れている。トランジスタ43は、そのベースが入力電圧
（VIN）端子41に接続され、そのエミッタがエミッタ抵
抗47を介してトランジスタ49のコレクタに接続されてい
る。また、トランジスタ43のエミッタとトランジスタ49
のコレクタとの間にはスピードアップ容量48が接続され
ている。トランジスタ44は、そのベースがリファレンス
電圧（VREF）端子42に接続され、そのエミッタがトラン
ジスタ49のコレクタに接続されている。トランジスタ49
は、そのベースが定電流源用電圧（VCSI）端子50に接続
され、そのエミッタが抵抗51を介して電源電圧（VEE）
端子56に接続されている。
一方、エミッタフォロワ回路は、以下に示すように構
成されている。トランジスタ52は、そのコレクタが電源
電圧端子55に接続され、そのベースがトランジスタ43の
コレクタに接続され、そのエミッタが抵抗53を介して電
源電圧（VEE）端子57に接続されている。また、トラン
ジスタ52のエミッタと電源電圧端子55との間には配線負
荷容量54が接続されている。
成されている。トランジスタ52は、そのコレクタが電源
電圧端子55に接続され、そのベースがトランジスタ43の
コレクタに接続され、そのエミッタが抵抗53を介して電
源電圧（VEE）端子57に接続されている。また、トラン
ジスタ52のエミッタと電源電圧端子55との間には配線負
荷容量54が接続されている。
このように構成されるMNTL基本ゲート回路及びエミッ
タフォロワ回路を有するMNTL型半導体集積回路装置（例
えば、T.Sudo,et al,“A Monolithic 8pJ/2 GHZ Logic
Family"IEEE Journal of Solid−State Circuits,vol.S
C−10,NO.10,Dec.1975.）においては、トランジスタ43
のコレクタ出力（VCCレベル又はGNDレベル）がエミッタ
フォロワ回路に入力される。トランジスタ52はそのベー
スにトランジスタ43のVCCレベルのコレクタ出力を入力
してオン状態となり、エミッタフォロワ回路の出力信号
はローレベルからハイレベルに変化する。一方、トラン
ジスタ52はそのベースにトランジスタ43のGNDレベルの
コレクタ出力を入力してオフ状態となる。このため、配
線負荷容量54の蓄積電荷は抵抗53を通して放電され、エ
ミッタフォロワ回路の出力信号はハイレベルからローレ
ベルに変化する。このようにして負荷を駆動している。
タフォロワ回路を有するMNTL型半導体集積回路装置（例
えば、T.Sudo,et al,“A Monolithic 8pJ/2 GHZ Logic
Family"IEEE Journal of Solid−State Circuits,vol.S
C−10,NO.10,Dec.1975.）においては、トランジスタ43
のコレクタ出力（VCCレベル又はGNDレベル）がエミッタ
フォロワ回路に入力される。トランジスタ52はそのベー
スにトランジスタ43のVCCレベルのコレクタ出力を入力
してオン状態となり、エミッタフォロワ回路の出力信号
はローレベルからハイレベルに変化する。一方、トラン
ジスタ52はそのベースにトランジスタ43のGNDレベルの
コレクタ出力を入力してオフ状態となる。このため、配
線負荷容量54の蓄積電荷は抵抗53を通して放電され、エ
ミッタフォロワ回路の出力信号はハイレベルからローレ
ベルに変化する。このようにして負荷を駆動している。
［発明が解決しようとする課題］ しかしながら、上述した従来のMNTL型半導体集積回路
装置においては、トランジスタ52のエミッタに接続され
た抵抗53を通して配線負荷容量54の蓄積電荷を放電する
ため、出力信号がトランジスタ52を通して充電するとき
の立ち上がり時間よりも、立ち下がり時間の方が長い。
その結果、出力信号の伝播遅延時間が長くなるという問
題点がある。
装置においては、トランジスタ52のエミッタに接続され
た抵抗53を通して配線負荷容量54の蓄積電荷を放電する
ため、出力信号がトランジスタ52を通して充電するとき
の立ち上がり時間よりも、立ち下がり時間の方が長い。
その結果、出力信号の伝播遅延時間が長くなるという問
題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、出力信号の伝播遅延時間を短縮することができるMN
TL型半導体集積回路装置を提供することを目的とする。
て、出力信号の伝播遅延時間を短縮することができるMN
TL型半導体集積回路装置を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るMNTL型半導体集積回路装置は、モノリシ
ック基本ゲート回路と配線負荷容量を駆動するエミッタ
フォロワ回路とを備えたMNTL型半導体集積回路装置にお
いて、前記エミッタフォロワ回路は配線負荷容量に並列
に設けられそのコレクタが高位電源に接続された駆動ト
ランジスタと、そのコレクタが前記駆動トランジスタの
エミッタに接続されそのエミッタが低位電源に接続され
たプルダウン用トランジスタと、そのエミッタが前記プ
ルダウン用トランジスタのベースに接続されそのコレク
タが前記高位電源に接続されそのベースが定電圧電源に
接続されたクランプ用トランジスタと、このクランプ用
トランジスタのエミッタと前記低位電源との間に接続さ
れたバイアス抵抗と、前記モノリシック基本ゲート回路
の入力電源端子又はOR出力のいずれか一方と前記プルダ
ウン用トランジスタのベースとの間に接続されたカップ
リング容量とを有することを特徴とする。
ック基本ゲート回路と配線負荷容量を駆動するエミッタ
フォロワ回路とを備えたMNTL型半導体集積回路装置にお
いて、前記エミッタフォロワ回路は配線負荷容量に並列
に設けられそのコレクタが高位電源に接続された駆動ト
ランジスタと、そのコレクタが前記駆動トランジスタの
エミッタに接続されそのエミッタが低位電源に接続され
たプルダウン用トランジスタと、そのエミッタが前記プ
ルダウン用トランジスタのベースに接続されそのコレク
タが前記高位電源に接続されそのベースが定電圧電源に
接続されたクランプ用トランジスタと、このクランプ用
トランジスタのエミッタと前記低位電源との間に接続さ
れたバイアス抵抗と、前記モノリシック基本ゲート回路
の入力電源端子又はOR出力のいずれか一方と前記プルダ
ウン用トランジスタのベースとの間に接続されたカップ
リング容量とを有することを特徴とする。
［作用］ 本発明においては、エミッタフォロワ回路の配線負荷
容量に並列に設けられた駆動トランジスタのエミッタに
は、従来の抵抗の替わりに、プルダウン用トランジスタ
が接続されていて、プッシュプル回路構成となってい
る。そして、前記プルダウン用トランジスタのベース
は、クランプ用トランジスタ及び高抵抗のバイアス抵抗
によりバイアスされていると共に、カップリング容量を
介してMNTL基本ゲート回路の入力電圧端子又はOR出力に
接続されている。このため、入力信号又はOR出力信号が
ハイレベルに変化したときにのみ、前記カップリング容
量を通して前記プルダウン用トランジスタのベースに電
流が供給され、前記プルダウン用トランジスタがオン状
態になる。このため、前記プルダウン用トランジスタは
高速で駆動して配線負荷容量の蓄積電荷を速やかに放電
する。従って、出力信号の立ち下がり時間を短縮するこ
とができ、出力信号の伝播遅延時間を短縮することがで
きる。
容量に並列に設けられた駆動トランジスタのエミッタに
は、従来の抵抗の替わりに、プルダウン用トランジスタ
が接続されていて、プッシュプル回路構成となってい
る。そして、前記プルダウン用トランジスタのベース
は、クランプ用トランジスタ及び高抵抗のバイアス抵抗
によりバイアスされていると共に、カップリング容量を
介してMNTL基本ゲート回路の入力電圧端子又はOR出力に
接続されている。このため、入力信号又はOR出力信号が
ハイレベルに変化したときにのみ、前記カップリング容
量を通して前記プルダウン用トランジスタのベースに電
流が供給され、前記プルダウン用トランジスタがオン状
態になる。このため、前記プルダウン用トランジスタは
高速で駆動して配線負荷容量の蓄積電荷を速やかに放電
する。従って、出力信号の立ち下がり時間を短縮するこ
とができ、出力信号の伝播遅延時間を短縮することがで
きる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係るMNTL型半導体集
積回路装置を示す回路図である。
積回路装置を示す回路図である。
MNTL基本ゲート回路は、以下に示すように構成されて
いる。コレクタ抵抗5,6は夫々トランジスタ3,4のコレク
タと電源電圧（VCC/GND）端子18との間に接続されてい
る。トランジスタ３は、そのベースが入力電圧（VIN）
端子に接続され、そのエミッタがエミッタ抵抗７を介し
てトランジスタ９のコレクタに接続されている。また、
トランジスタ３のエミッタとトランジスタ９のコレクタ
との間にはスピードアップ容量８が接続されている。ト
ランジスタ４は、そのベースがリファレンス電圧
（VREF）端子２に接続され、そのエミッタがトランジス
タ９のコレクタに接続されている。トランジスタ９は、
そのベースが定電流源用電圧（VCSI）端子10に接続さ
れ、そのエミッタが抵抗11を介して電源電圧（VEE）端
子19に接続されている。
いる。コレクタ抵抗5,6は夫々トランジスタ3,4のコレク
タと電源電圧（VCC/GND）端子18との間に接続されてい
る。トランジスタ３は、そのベースが入力電圧（VIN）
端子に接続され、そのエミッタがエミッタ抵抗７を介し
てトランジスタ９のコレクタに接続されている。また、
トランジスタ３のエミッタとトランジスタ９のコレクタ
との間にはスピードアップ容量８が接続されている。ト
ランジスタ４は、そのベースがリファレンス電圧
（VREF）端子２に接続され、そのエミッタがトランジス
タ９のコレクタに接続されている。トランジスタ９は、
そのベースが定電流源用電圧（VCSI）端子10に接続さ
れ、そのエミッタが抵抗11を介して電源電圧（VEE）端
子19に接続されている。
一方、エミッタフォロワ回路は、以下に示すように構
成されている。駆動用トランジスタ15は、そのコレクタ
が電源電圧端子18に接続され、そのベースがトランジス
タ３のコレクタに接続されている。プルダウン用トラン
ジスタ16はそのコレクタがトランジスタ15のエミッタに
接続され、そのエミッタが電源電圧（VEE）端子20に接
続されている。配線負荷容量17はトランジスタ15のエミ
ッタ及びトランジスタ16のコレクタと電源電圧端子18と
の間に接続されている。クランプ用トランジスタ13はそ
のコレクタが電源電圧端子18に接続され、そのベースが
クランプ電圧（VCLP）端子12に接続され、そのエミッタ
がトランジスタ16のベースに接続されている。高抵抗の
バイアス抵抗58はトランジスタ13のエミッタと電源電圧
端子20との間に接続されている。カップリング容量14は
トランジスタ16のベースとトランジスタ４のコレクタ
（OR出力）との間に接続されている。
成されている。駆動用トランジスタ15は、そのコレクタ
が電源電圧端子18に接続され、そのベースがトランジス
タ３のコレクタに接続されている。プルダウン用トラン
ジスタ16はそのコレクタがトランジスタ15のエミッタに
接続され、そのエミッタが電源電圧（VEE）端子20に接
続されている。配線負荷容量17はトランジスタ15のエミ
ッタ及びトランジスタ16のコレクタと電源電圧端子18と
の間に接続されている。クランプ用トランジスタ13はそ
のコレクタが電源電圧端子18に接続され、そのベースが
クランプ電圧（VCLP）端子12に接続され、そのエミッタ
がトランジスタ16のベースに接続されている。高抵抗の
バイアス抵抗58はトランジスタ13のエミッタと電源電圧
端子20との間に接続されている。カップリング容量14は
トランジスタ16のベースとトランジスタ４のコレクタ
（OR出力）との間に接続されている。
このように構成されたMNTL型半導体集積回路装置にお
いては、トランジスタ15はそのベースにトランジスタ３
のVCCレベルのコレクタ出力を入力してオン状態とな
り、出力信号がローレベルからハイレベルに変化する。
一方、トランジスタ15はそのベースにトランジスタ３の
GNDレベルのコレクタ出力を入力してオフ状態となる。
これにより、配線負荷容量17の蓄積電荷はトランジスタ
16を通して放電され、出力信号はハイレベルからローレ
ベルに変化する。この場合、トランジスタ16のインパル
ス応答を速めるために、トランジスタ16のベース・エミ
ッタ間電圧VBEはトランジスタ13により常時バイアスさ
れている。そして、OR出力であるトランジスタ４のコレ
クタ電位がVCCレベルになったとき、カップリング容量1
4を通して電流が流れ、この電流がトランジスタ16のベ
ースに流れ込み、トランジスタ16のベース電位をもち上
げる。このため、トランジスタ16は高速で駆動して配線
負荷容量17の蓄積電荷を速やかに放電する。従って、出
力信号の立ち下がり時間を短縮することができ、出力信
号の伝播遅延時間を短縮することができる。
いては、トランジスタ15はそのベースにトランジスタ３
のVCCレベルのコレクタ出力を入力してオン状態とな
り、出力信号がローレベルからハイレベルに変化する。
一方、トランジスタ15はそのベースにトランジスタ３の
GNDレベルのコレクタ出力を入力してオフ状態となる。
これにより、配線負荷容量17の蓄積電荷はトランジスタ
16を通して放電され、出力信号はハイレベルからローレ
ベルに変化する。この場合、トランジスタ16のインパル
ス応答を速めるために、トランジスタ16のベース・エミ
ッタ間電圧VBEはトランジスタ13により常時バイアスさ
れている。そして、OR出力であるトランジスタ４のコレ
クタ電位がVCCレベルになったとき、カップリング容量1
4を通して電流が流れ、この電流がトランジスタ16のベ
ースに流れ込み、トランジスタ16のベース電位をもち上
げる。このため、トランジスタ16は高速で駆動して配線
負荷容量17の蓄積電荷を速やかに放電する。従って、出
力信号の立ち下がり時間を短縮することができ、出力信
号の伝播遅延時間を短縮することができる。
第２図は本発明の第２の実施例に係るMNTL型半導体集
積回路装置を示す回路図である。本実施例はカップリン
グ容量の接続が第１の実施例と異なるものであるので、
第２図において第１図と同一物には同一符号を付してそ
の部分の詳細な説明は省略する。
積回路装置を示す回路図である。本実施例はカップリン
グ容量の接続が第１の実施例と異なるものであるので、
第２図において第１図と同一物には同一符号を付してそ
の部分の詳細な説明は省略する。
第２図に示すように、カップリング容量14はトランジ
スタ16のベースとトランジスタ３のベース（入力電圧端
子１）との間に接続されている。トランジスタ３のベー
スはトランジスタ４のコレクタと同相であるため、第１
の実施例と同様にして、出力信号の立ち下がり時間を短
縮することができる。なお、本実施例においては、容量
14には電流が入力電圧端子１の入力信号とトランジスタ
４のOR出力との間の遅延分だけ第１の実施例よりも速く
通過する。このため、プルダウン用のトランジスタ16を
より一層速く駆動することができるので、第１の実施例
よりも更に高速で配線負荷を駆動することができる。
スタ16のベースとトランジスタ３のベース（入力電圧端
子１）との間に接続されている。トランジスタ３のベー
スはトランジスタ４のコレクタと同相であるため、第１
の実施例と同様にして、出力信号の立ち下がり時間を短
縮することができる。なお、本実施例においては、容量
14には電流が入力電圧端子１の入力信号とトランジスタ
４のOR出力との間の遅延分だけ第１の実施例よりも速く
通過する。このため、プルダウン用のトランジスタ16を
より一層速く駆動することができるので、第１の実施例
よりも更に高速で配線負荷を駆動することができる。
第３図は本実施例回路及び従来例回路の伝播遅延時間
tpdと配線負荷容量CLとの関係をシミュレーションした
結果を示すグラフ図である。なお、第３図において、第
１の実施例回路（図中、実施例１のMNTL回路と記す）は
○で示し、第２の実施例回路（図中、実施例２のMNTL回
路と記す）は△で示し、従来例回路（図中、従来のMNTL
回路と記す）は×で示す。
tpdと配線負荷容量CLとの関係をシミュレーションした
結果を示すグラフ図である。なお、第３図において、第
１の実施例回路（図中、実施例１のMNTL回路と記す）は
○で示し、第２の実施例回路（図中、実施例２のMNTL回
路と記す）は△で示し、従来例回路（図中、従来のMNTL
回路と記す）は×で示す。
この第３図から明らかなように、第１の実施例回路に
よれば、配線負荷容量CLが約0.1pF、0.3pF又は0.6pFで
ある場合、夫々出力信号の伝播遅延時間tpdを従来例回
路に比して8.5％、26.4％又は37.3％短縮することがで
きる。一方、第２の実施例回路によれば、配線負荷容量
CLが約0.1pF、0.3pF又は0.6pFである場合、夫々出力信
号の伝播遅延時間tpdを従来例回路に比して64.2％、55.
4％又は56.7％短縮することができる。
よれば、配線負荷容量CLが約0.1pF、0.3pF又は0.6pFで
ある場合、夫々出力信号の伝播遅延時間tpdを従来例回
路に比して8.5％、26.4％又は37.3％短縮することがで
きる。一方、第２の実施例回路によれば、配線負荷容量
CLが約0.1pF、0.3pF又は0.6pFである場合、夫々出力信
号の伝播遅延時間tpdを従来例回路に比して64.2％、55.
4％又は56.7％短縮することができる。
［発明の効果］ 以上説明したように本発明によれば、エミッタフォロ
ワ回路の駆動トランジスタにプルダウン用トランジスタ
を接続し、このプルダウン用トランジスタのベースはク
ランプ用トランジスタ及びバイアス抵抗によりバイアス
すると共に、カップリング容量を介してMNTL基本ゲート
回路の入力電圧端子又はOR出力にカップリングするか
ら、MNTL型基本ゲート回路の入力信号又はOR出力信号に
応じて前記プルダウン用トランジスタを高速に駆動する
ことができる。これにより、配線負荷容量の蓄積電荷を
速やかに放電して出力信号の立ち下がり時間を短縮する
ことができ、伝播遅延時間を短縮することができる。
ワ回路の駆動トランジスタにプルダウン用トランジスタ
を接続し、このプルダウン用トランジスタのベースはク
ランプ用トランジスタ及びバイアス抵抗によりバイアス
すると共に、カップリング容量を介してMNTL基本ゲート
回路の入力電圧端子又はOR出力にカップリングするか
ら、MNTL型基本ゲート回路の入力信号又はOR出力信号に
応じて前記プルダウン用トランジスタを高速に駆動する
ことができる。これにより、配線負荷容量の蓄積電荷を
速やかに放電して出力信号の立ち下がり時間を短縮する
ことができ、伝播遅延時間を短縮することができる。
第１図は本発明の第１の実施例に係るMNTL型半導体集積
回路装置を示す回路図、第２図は本発明の第２の実施例
に係るMNTL型半導体集積回路装置を示す回路図、第３図
は本実施例回路及び従来例回路の伝播遅延時間と配線負
荷容量との関係を示すグラフ図、第４図は従来のMNTL型
半導体集積回路装置を示す回路図である。 1,41;入力電圧端子、2,42;リファレンス電圧端子、3,4,
9,13,15,16,43,44,49,52;トランジスタ、5,6,45,46;コ
レクタ抵抗、7,47;エミッタ抵抗、8,48;スピードアップ
容量、10,50;定電流源用電圧端子、11,51,53;抵抗、12;
クランプ電圧端子、17,54;配線負荷容量、18,19,20,55,
56,57;電源電圧端子、58;バイアス抵抗
回路装置を示す回路図、第２図は本発明の第２の実施例
に係るMNTL型半導体集積回路装置を示す回路図、第３図
は本実施例回路及び従来例回路の伝播遅延時間と配線負
荷容量との関係を示すグラフ図、第４図は従来のMNTL型
半導体集積回路装置を示す回路図である。 1,41;入力電圧端子、2,42;リファレンス電圧端子、3,4,
9,13,15,16,43,44,49,52;トランジスタ、5,6,45,46;コ
レクタ抵抗、7,47;エミッタ抵抗、8,48;スピードアップ
容量、10,50;定電流源用電圧端子、11,51,53;抵抗、12;
クランプ電圧端子、17,54;配線負荷容量、18,19,20,55,
56,57;電源電圧端子、58;バイアス抵抗
Claims (1)
- 【請求項１】モノリシック基本ゲート回路と配線負荷容
量を駆動するエミッタフォロワ回路とを備えたMNTL型半
導体集積回路装置において、前記エミッタフォロワ回路
は配線負荷容量に並列に設けられそのコレクタが高位電
源に接続された駆動トランジスタと、そのコレクタが前
記駆動トランジスタのエミッタに接続されそのエミッタ
が低位電源に接続されたプルダウン用トランジスタと、
そのエミッタが前記プルダウン用トランジスタのベース
に接続されそのコレクタが前記高位電源に接続されその
ベースが定電圧電源に接続されたクランプ用トランジス
タと、このクランプ用トランジスタのエミッタと前記低
位電源との間に接続されたバイアス抵抗と、前記モノリ
シック基本ゲート回路の入力電源端子又はOR出力のいず
れか一方と前記プルダウン用トランジスタのベースとの
間に接続されたカップリング容量とを有することを特徴
とするMNTL型半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173945A JP2861300B2 (ja) | 1990-06-29 | 1990-06-29 | Ｍｎｔｌ型半導体集積回路装置 |
| EP91305895A EP0465167B1 (en) | 1990-06-29 | 1991-06-28 | Non-threshold logic circuit |
| DE69122184T DE69122184T2 (de) | 1990-06-29 | 1991-06-28 | Schwellenfreie logische Schaltung |
| US07/723,921 US5187391A (en) | 1990-06-29 | 1991-07-01 | Modified non-threshold logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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