JPH0537350A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
- Publication number
- JPH0537350A JPH0537350A JP3186716A JP18671691A JPH0537350A JP H0537350 A JPH0537350 A JP H0537350A JP 3186716 A JP3186716 A JP 3186716A JP 18671691 A JP18671691 A JP 18671691A JP H0537350 A JPH0537350 A JP H0537350A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- circuit
- collector
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＥＣＬ回路の出力トランジェント、特に立下
り時間を短縮することを目的とする。 【構成】 差動対２１の出力に接続されたトランジスタ
３１のエミッタに電流源トランジスタ３２を接続し、こ
のトランジスタ３２のバイアスをＰＮＰトランジスタ３
３とその負荷によって与える。また、トランジスタ３２
のバイアスはトランジェント時のみ容量Ｃを通し微分波
形を与える。 【効果】 低消費電力でトランジェントの早いＥＣＬ出
力波形が得られる。
り時間を短縮することを目的とする。 【構成】 差動対２１の出力に接続されたトランジスタ
３１のエミッタに電流源トランジスタ３２を接続し、こ
のトランジスタ３２のバイアスをＰＮＰトランジスタ３
３とその負荷によって与える。また、トランジスタ３２
のバイアスはトランジェント時のみ容量Ｃを通し微分波
形を与える。 【効果】 低消費電力でトランジェントの早いＥＣＬ出
力波形が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（ｅｍｉｔｔｅ
ｒ−ｃｏｕｐｌｅｄ ｌｏｇｉｃ）出力回路に関し、特
に立下りが早く、消費電力の少ないＥＣＬ回路に関す
る。
ｒ−ｃｏｕｐｌｅｄ ｌｏｇｉｃ）出力回路に関し、特
に立下りが早く、消費電力の少ないＥＣＬ回路に関す
る。
【０００２】
【従来の技術】従来のＥＣＬ回路は、図４に示すものが
基本である。この回路は、２個のＮＰＮトランジスタで
構成される差動対２１の出力を、ＮＰＮトランジスタ３
１とエミッタフォロワ抵抗ＲE より構成されるエミッタ
フォロワ回路に入力し、その出力をＥＣＬ出力端子とし
て使用するものである。
基本である。この回路は、２個のＮＰＮトランジスタで
構成される差動対２１の出力を、ＮＰＮトランジスタ３
１とエミッタフォロワ抵抗ＲE より構成されるエミッタ
フォロワ回路に入力し、その出力をＥＣＬ出力端子とし
て使用するものである。
【０００３】このＥＣＬ回路においては、動作スピード
を早くするためエミッタフォロワの電流を増加させるこ
とが必要であった。また、特に立下り時は負荷容量ＣL
とエミッタフォロワ抵抗ＲE 及び負荷抵抗ＲLとの時定
数で、立下りトランジェント遅延時間が決まっていた。
この様子を図５に示す。図５において、ＶINは入力端子
１０の入力電圧であり、ＶOUT は出力端子１３の出力電
圧である。なお、図４の差動対の他方の端子１２は、リ
ファレンス入力端子である。
を早くするためエミッタフォロワの電流を増加させるこ
とが必要であった。また、特に立下り時は負荷容量ＣL
とエミッタフォロワ抵抗ＲE 及び負荷抵抗ＲLとの時定
数で、立下りトランジェント遅延時間が決まっていた。
この様子を図５に示す。図５において、ＶINは入力端子
１０の入力電圧であり、ＶOUT は出力端子１３の出力電
圧である。なお、図４の差動対の他方の端子１２は、リ
ファレンス入力端子である。
【０００４】また、図６は図４の回路を改良したもので
あり、“Ａ２３ｐｓ／２．１ｍｗＥＣＬ Ｇａｔｅ”と
してＩＥＥＥ １９８９ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅで発表されたものである。
あり、“Ａ２３ｐｓ／２．１ｍｗＥＣＬ Ｇａｔｅ”と
してＩＥＥＥ １９８９ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅで発表されたものである。
【０００５】この回路は差動対２１の一方のコレクタか
らエミッタフォロワ回路が接続されている。エミッタフ
ォロワを構成するトランジスタ３１のエミッタには定電
流源用トランジスタ３２が接続され、そのベースは差動
対２１の他方のコレクタと容量４１を介して結ばれてい
る。
らエミッタフォロワ回路が接続されている。エミッタフ
ォロワを構成するトランジスタ３１のエミッタには定電
流源用トランジスタ３２が接続され、そのベースは差動
対２１の他方のコレクタと容量４１を介して結ばれてい
る。
【０００６】
【発明が解決しようとする課題】図６のＥＣＬ回路は、
前述したように図４の回路を改良したものであり、図７
に示す様に立下りトランジェント時に定電流源トランジ
スタ３２のコレクタ電流を増加して負荷容量ＣL の電荷
を放電する時間を早くしようとするものである。
前述したように図４の回路を改良したものであり、図７
に示す様に立下りトランジェント時に定電流源トランジ
スタ３２のコレクタ電流を増加して負荷容量ＣL の電荷
を放電する時間を早くしようとするものである。
【０００７】しかしこの回路においても、出力段の電流
源トランジスタ３２及びこのトランジスタにバイアスを
与えるための回路に一定電流を流しておく必要があると
いう欠点がある。
源トランジスタ３２及びこのトランジスタにバイアスを
与えるための回路に一定電流を流しておく必要があると
いう欠点がある。
【０００８】本発明の目的は、従来のＥＣＬ回路の欠点
を除去し、低消費電力で、トランジェントを早めること
のできるＥＣＬ回路を提供することにある。
を除去し、低消費電力で、トランジェントを早めること
のできるＥＣＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＥＣＬ回路は、
２個のＮＰＮトランジスタで構成される差動対の一方の
出力にベースが接続されたエミッタフォロワを構成する
第１のＮＰＮトランジスタと、第１の電流源を構成する
ＰＮＰトランジスタと、前記第１のＮＰＮトランジスタ
のエミッタにコレクタが接続され、第２の電流源を構成
する第２のＮＰＮトランジスタと、前記ＰＮＰトランジ
スタのコレクタに接続された負荷素子と、前記差動対の
他方の出力に一端が接続され他端が前記ＰＮＰトランジ
スタのコレクタに接続された容量とから構成され、前記
第２のＮＰＮトランジスタのベースは前記ＰＮＰトラン
ジスタのコレクタに接続され、前記第１のＮＰＮトラン
ジスタのエミッタを出力端子とすることを特徴とする。
２個のＮＰＮトランジスタで構成される差動対の一方の
出力にベースが接続されたエミッタフォロワを構成する
第１のＮＰＮトランジスタと、第１の電流源を構成する
ＰＮＰトランジスタと、前記第１のＮＰＮトランジスタ
のエミッタにコレクタが接続され、第２の電流源を構成
する第２のＮＰＮトランジスタと、前記ＰＮＰトランジ
スタのコレクタに接続された負荷素子と、前記差動対の
他方の出力に一端が接続され他端が前記ＰＮＰトランジ
スタのコレクタに接続された容量とから構成され、前記
第２のＮＰＮトランジスタのベースは前記ＰＮＰトラン
ジスタのコレクタに接続され、前記第１のＮＰＮトラン
ジスタのエミッタを出力端子とすることを特徴とする。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の一実施例の回路図である。
２個のＮＰＮトランジスタによりインバータを構成する
差動対２１と、これに接続された出力エミッタフォロワ
ＮＰＮトランジスタ３１と、トランジスタ３１のエミッ
タにコレクタが接続された電流源用ＮＰＮトランジスタ
３２と、トランジスタ３２にバイアスを与える為の電源
ＰＮＰトランジスタ３３と、その負荷素子及び差動対の
他方の出力と電流源ＮＰＮトランジスタ３２のベースと
を接続する容量４１とより構成されている。
２個のＮＰＮトランジスタによりインバータを構成する
差動対２１と、これに接続された出力エミッタフォロワ
ＮＰＮトランジスタ３１と、トランジスタ３１のエミッ
タにコレクタが接続された電流源用ＮＰＮトランジスタ
３２と、トランジスタ３２にバイアスを与える為の電源
ＰＮＰトランジスタ３３と、その負荷素子及び差動対の
他方の出力と電流源ＮＰＮトランジスタ３２のベースと
を接続する容量４１とより構成されている。
【００１２】図２に動作を説明するための電圧，電流波
形を示す。図２において、ＶINは入力端子１０の入力電
圧を、ＶA は差動対２１の一方のコレクタ電圧を、ＶB
は差動対２１の他方のコレクタ電圧を、ＶC はトランジ
スタ３２のベース電圧を、Ｉ1 はトランジスタ３１のコ
レクタ電流を、Ｉ2 はトランジスタ３２のコレクタ電流
を示している。
形を示す。図２において、ＶINは入力端子１０の入力電
圧を、ＶA は差動対２１の一方のコレクタ電圧を、ＶB
は差動対２１の他方のコレクタ電圧を、ＶC はトランジ
スタ３２のベース電圧を、Ｉ1 はトランジスタ３１のコ
レクタ電流を、Ｉ2 はトランジスタ３２のコレクタ電流
を示している。
【００１３】図からわかる様に、入力端子１０の入力電
圧ＶINが低レベルになるとき出力エミッタフォロワＮＰ
Ｎトランジスタ３１がオンとなり負荷に電流を流す。こ
のとき電流源ＰＮＰトランジスタ３３はベースが高レベ
ルにあるため電流が非常に少ないか全く流れない状態に
設定できる。従ってこの電流によってバイアスが決まる
ＮＰＮトランジスタ３２の電流も非常に少ないかまたは
カットオフになる。
圧ＶINが低レベルになるとき出力エミッタフォロワＮＰ
Ｎトランジスタ３１がオンとなり負荷に電流を流す。こ
のとき電流源ＰＮＰトランジスタ３３はベースが高レベ
ルにあるため電流が非常に少ないか全く流れない状態に
設定できる。従ってこの電流によってバイアスが決まる
ＮＰＮトランジスタ３２の電流も非常に少ないかまたは
カットオフになる。
【００１４】入力電圧ＶINが高レベルの時は逆に、出力
エミッタフォロワトランジスタ３１はカットオフに、電
流源トランジスタ３３，３２はオンとなる。また、容量
値Ｃの容量４１はトランジスタ３３のコレクタ側インピ
ーダンスＲと微分回路を構成し、差動対の出力振幅をＥ
とすると、
エミッタフォロワトランジスタ３１はカットオフに、電
流源トランジスタ３３，３２はオンとなる。また、容量
値Ｃの容量４１はトランジスタ３３のコレクタ側インピ
ーダンスＲと微分回路を構成し、差動対の出力振幅をＥ
とすると、
【００１５】
【数１】
【００１６】の電圧がトランジスタ３３のスイッチング
によるトランジスタ３２のベース電圧変化に重畳され
る。これにより出力の立上り時はＮＰＮトランジスタ３
２のカットオフを早くし、出力の立下り時はオンを早く
し出力のトランジェントを早くする。
によるトランジスタ３２のベース電圧変化に重畳され
る。これにより出力の立上り時はＮＰＮトランジスタ３
２のカットオフを早くし、出力の立下り時はオンを早く
し出力のトランジェントを早くする。
【００１７】また、トランジスタ３３の電流は、回路の
動作により電流が変化し低消費電力を助けている。
動作により電流が変化し低消費電力を助けている。
【００１８】図３は本発明の別の実施例である。ＰＮＰ
トランジスタ３３の負荷にダイオード３４を直列に挿入
しＮＰＮトランジスタ３２とのマッチングを取り、電力
特性のマッチングを改良している。また、入力は入力端
子１０，１１からなる２入力ＯＲ回路となっており、論
理に関係なく、この回路を適用できることを示してい
る。
トランジスタ３３の負荷にダイオード３４を直列に挿入
しＮＰＮトランジスタ３２とのマッチングを取り、電力
特性のマッチングを改良している。また、入力は入力端
子１０，１１からなる２入力ＯＲ回路となっており、論
理に関係なく、この回路を適用できることを示してい
る。
【００１９】
【発明の効果】以上説明した様に本発明は出力論理状態
により変化する電流源と、この電流源の出力電圧を容量
による微分回路でトランジェント時のみ変化させ、これ
を出力エミッタフォロワのエミッタ側に挿入した電流源
のバイアス回路とした。このことにより低消費電力でＥ
ＣＬ回路のトランジェントを早めるという効果を有す
る。
により変化する電流源と、この電流源の出力電圧を容量
による微分回路でトランジェント時のみ変化させ、これ
を出力エミッタフォロワのエミッタ側に挿入した電流源
のバイアス回路とした。このことにより低消費電力でＥ
ＣＬ回路のトランジェントを早めるという効果を有す
る。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路動作を説明するための波形図であ
る。
る。
【図３】本発明の別の実施例の回路図である。
【図４】従来例の回路図である。
【図５】図４の動作を説明するための波形図である。
【図６】別の従来例の回路図である。
【図７】図６の動作を説明するための波形図である。
１０，１１ 入力端子 １２ リファンレンス入力端子 １３ 出力端子 ２１ 差動対 ３１，３２，３４ ＮＰＮトランジスタ ３３ ＰＮＰトランジスタ ４１ 容量
Claims (1)
- 【請求項１】２個のＮＰＮトランジスタで構成される差
動対の一方の出力にベースが接続されたエミッタフォロ
ワを構成する第１のＮＰＮトランジスタと、 第１の電流源を構成するＰＮＰトランジスタと、 前記第１のＮＰＮトランジスタのエミッタにコレクタが
接続され、第２の電流源を構成する第２のＮＰＮトラン
ジスタと、 前記ＰＮＰトランジスタのコレクタに接続された負荷素
子と、 前記差動対の他方の出力に一端が接続され他端が前記Ｐ
ＮＰトランジスタのコレクタに接続された容量とから構
成され、 前記第２のＮＰＮトランジスタのベースは前記ＰＮＰト
ランジスタのコレクタに接続され、前記第１のＮＰＮト
ランジスタのエミッタを出力端子とすることを特徴とす
るＥＣＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186716A JPH0537350A (ja) | 1991-07-26 | 1991-07-26 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186716A JPH0537350A (ja) | 1991-07-26 | 1991-07-26 | Ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537350A true JPH0537350A (ja) | 1993-02-12 |
Family
ID=16193390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186716A Pending JPH0537350A (ja) | 1991-07-26 | 1991-07-26 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044780A (ja) * | 2009-08-19 | 2011-03-03 | Advantest Corp | ドライバ回路およびそれを用いた試験装置 |
-
1991
- 1991-07-26 JP JP3186716A patent/JPH0537350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044780A (ja) * | 2009-08-19 | 2011-03-03 | Advantest Corp | ドライバ回路およびそれを用いた試験装置 |
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