JP2861356B2

JP2861356B2 - 半導体集積回路

Info

Publication number: JP2861356B2
Application number: JP27822890A
Authority: JP
Inventors: 直行宮澤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-17
Filing date: 1990-10-17
Publication date: 1999-02-24
Anticipated expiration: 2014-02-24
Also published as: JPH04154217A

Description

【発明の詳細な説明】〔概要〕本発明は、耐雑音性を向上させ、かつ高速動作の可能
なCML回路に関し、マージンを増加させ、かつ高速動作
可能なCML回路を提供することを目的とし、入力信号を
ベースに入力される第１のトランジスタと、基準電位を
ベースに入力される第２のトランジスタの、それぞれの
エミッタを共通接続し、該共通接続点を定電流源に接続
したカレントスイッチ部と、前記第２のトランジスタの
ベースレベルを、入力信号レベルがハイレベルのとき
は、入力信号レベルの中央値と入力信号レベルのローレ
ベルの間のレベルに、ローレベルのときは、入力信号レ
ベルの中央値と入力信号レベルのハイレベルの間のレベ
ルに、入力端のレベルまたは前記エミッタ共通接続点の
レベルに従ってそれぞれ設定させるためのフィードバッ
ク回路を備えたことを特徴としている。

〔産業上の利用分野〕

本発明は、耐雑音性を向上させ、かつ高速動作の可能
なカレント・モード・ロジック回路（以下、CML回路と
称する。）に関する。

近年の半導体集積回路においては、素子の動作の高速
化を実現するため、信号の論理振幅を小さくする傾向に
ある。

ところが、回路中の倫理振幅を小さくすると、入力信
号等に雑音が混入した場合に、誤動作を起こす可能性が
高くなる。そのため雑音が入力信号等に混入しても、出
力信号に誤動作が生じないように回路を構成する必要が
ある。

〔従来の技術〕

耐雑音性を向上させたものとして、公開特許公報の特
開昭54−66068号公報、特開昭61−171219号公報、およ
び特開昭63−280516公報に示される回路がある。

第９図はこれらの回路の原理を示す模式図である。１
はカレントスイッチ部で、Tr₁及びTr₂により構成される
カレントスイッチの入力側Tr₁のベースを入力端Inに接
続して入力信号を受け、基準入力側Tr₂のベースには後
述する基準電位を入力する。そして、Tr₁とTr₂のエミッ
タ共通接続点は、定電流源３を介して低電位側電源（以
下V_EEと称する。）に接続し、Tr₁とTr₂のそれぞれのコ
レクタは、負荷抵抗R₁，R₂を介して高電位側電源（以下
V_CCと称する。）に接続され、それぞれコレクタとR₁，R
₂の間にそれぞれ出力端が接続されている。

また、２は基準電圧作成回路部で、V_CCとV_EEとの間に
接続され、Tr₁のコレクタレベル変化に応じてTr₂のベー
スレベルに、変化させた基準電位を供給している。

具体的には、Tr₁のコレクタからの信号レベルが低い
とき、フィードバック回路20は、Tr₂のベースレベル
を、通常の基準電位より低いレベルに引き下げるように
設定されており、逆にTr₁のコレクタの信号レベルが高
いとき、Tr₂のベースレベルを、通常の基準電位より高
いレベルに引き上げるように設定されている。

次に、第９図に示したCML回路の動作を説明する。

前記CML回路は、入力端Inに入力される入力信号レベ
ルがカレントスイッチの、基準レベルであるTr₂のベー
スレベルと比較され、基準レベルよりも入力信号レベル
が高い場合、トランジスタTr₂側にはほとんど電流が流
れず、ほとんどはトランジスタTr₁側に流れるため、出
力端OUT_Aにはハイレベル（以下、“H"と称する。）が現
れ、また出力端OUT_Bにはローレベル（以下“L"と称す
る。）が現れる。このとき、フィードバック回路20には
“L"が入力される。これにより、Tr₂のベースレベル
は、通常の基準レベルより低く保たれる。従って、入力
信号レベルと基準レベルとは十分に幅があり、マージン
が大きく保たれる。

逆に、基準レベルよりも入力信号レベルが低い場合、
Tr₁側にはほとんど電流が流れず、ほとんどはTr₂側に流
れるため、出力端OUT_Aには“L"が現れ、また出力端OUT_B
には“H"が現れる。このとき、フィードバック回路20に
は“H"が入力される。これにより、Tr₂のベースレベル
は、通常の基準レベルより高く保たれる。従って、入力
信号レベルと基準レベルとは十分に幅があり、マージン
が大きく保たれる。

以上のように、入力信号の雑音に対するマージンが増
加するため、入力信号に雑音が混入しても出力が誤動作
を生じる可能性が低くなる。

〔発明が解決しようとする課題〕

しかしながら、これらの従来例においては、基準電圧
を作成する回路の中のトランジスタが、カレントスイッ
チの出力に接続されている。通常この出力はエミッタフ
ォロワ回路のトランジスタに入力されるため、カレント
スイッチ部の出力側に少なくとも２つのトランジスタが
接続されることとなり、これらトランジスタのもつ容量
により出力側の負荷容量が大きくなる。

第９図のように、CML回路においては、出力端OUT_A，O
UT_Bの負荷駆動能力は小さいため、Tr₁，Tr₂のコレクタ
レベルが変化する際に、負荷容量として付加されたフィ
ードバック回路の存在により、充・放電時間が長くなっ
てしまう。すると、出力波形の立ち上がり、立ち下がり
に時間がかかる。そのため、入力信号レベルの変化が速
くなると、出力波形の形がくずれてしまい、回路がそれ
に対応できないという欠点があった。

本発明は、以上の問題点に鑑み、マージンの増加によ
って耐雑音性の高い、かつ高速動作の可能なCML回路を
提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理説明図である。

本発明は、以上のような問題点に鑑み、以下のように
構成される。

１はカレントスイッチ部で、Tr₁及びTr₂により構成さ
れ、入力側Tr₁のベースを入力端Inに接続して入力信号
を受け、基準入力側Tr₂のベースには基準電位を入力す
る。そして、Tr₁とTr₂のエミッタ共通接続点は、定電流
源３を介してV_EEに接続し、Tr₁とTr₂のそれぞれのコレ
クタは、負荷抵抗R₁，R₂を介してV_CCに接続され、それ
ぞれのコレクタとR₁，R₂の間にそれぞれ出力端OUT_B，OU
T_Aが接続されている。

また、２は基準電圧作成回路で、V_CCとV_EEとの間に接
続され、Tr₂のベースレベルを、入力信号レベルがハイ
レベルのときは、入力信号レベルの中央値と入力信号レ
ベルのローレベルの間のレベルに、また、ローレベルの
ときは、入力信号レベルの中央値と入力信号レベルのハ
イレベルの間のレベルに、前記エミッタ共通接続点のレ
ベルに従ってそれぞれ設定させるためのフィードバック
回路21を内部に含むように構成される。

〔作用〕

本発明では第１図のように、フィードバック回路21の
入力が、出力端OUT_A，OUT_Bにたいして余計な負荷となら
ない、カレントスイッチ部１のトランジスタTr₁とTr₂の
エミッタ接続部に接続されている。このため、入力信号
レベルが変化した際、出力端OUT_A，OUT_Bはバイアス回路
の存在に影響されずにきわめて短時間に充・放電するこ
とができる。

従って、耐雑音性を向上させたCML回路において高速
動作が可能となる。

〔第１実施例〕第２図は本発明の一実施例によるCML回路図であり、
第４図は回路の動作を示す波形図である。図中、従来例
の中の図と同一のものには同一の番号を付し、その説明
を省略する。

基準電圧作成回路部２では、カレントスイッチ部１の
Tr₁とTr₂のエミッタ共通接続部に、ベースを接続された
Tr₃のコレクタ、エミッタがそれぞれ負荷抵抗R₃，R₄を
介してV_CC，V_EEに接続されている。また、Tr₃のエミッ
タと負荷抵抗R₄の接続点とV_CCとの間に容量C₁が接続さ
れている。そしてTr₁，Tr₂のエミッタ共通接続部分のレ
ベル変化に応じてTr₂のベースレベルを変化させた基準
電位を供給している。

なお、とはそれぞれの点における電位を示し、
は基準電圧作成回路部２への入力電位を示し、は同回
路部２の出力電位を示す。

上述のように構成されるCML回路と、従来例の回路と
の構成上の違いは、従来例の回路が、基準電圧作成回路
２の入力が、カレントスイッチ部１のトランジスタのコ
レクタ端子に接続されていたのに対し、本実施例では、
定電流源と、カレントスイッチ部のトランジスタのエミ
ッタ共通接続点との間に接続している点である。

このように構成されたCLM回路の動作を第４図の波形
図を参照して説明する。

第４図の中で、（Ａ）は入力信号レベルと基準レベル
との関係図、（Ｂ）は第２図におけるの電位レベル波
形図、（Ｃ）は出力端OUT_Aの出力波形図である。

第４図（Ａ）のように、時刻t₁とt₂の間では、基準レ
ベル32よりも、入力信号レベル31が高いので、定電流源
３により引っ張られる電流はほとんどTr₁側に流れ、Tr₂
側には流れないため、出力端OUT_Aには“H"が現れる。こ
のときTr₁がオン状態になるので、には、入力信号レ
ベル31よりも約0.8V低いレベルが現れる。そしてTr₃の
ベースにこのレベルが入力され、ベースレベルによって
決まるエミッタレベルとV_EEとの電位差及び抵抗R₄の抵
抗値によって決まる電流がTr₃のコレクタ・エミッタ間
に流れる。するとTr₃のコレクタ電流とR₃の抵抗値との
積で決まる分だけV_CCからドロップした電位がの電位
となる。この電位がt₁とt₂の間における基準レベル32と
なる。この基準レベル32が、入力信号レベル32の“L"
と、波形の振幅の中央値35との間のレベルを保つよう
に、抵抗R₃とR₄の抵抗値が決めてある。これにより正側
マージン33が大きく保たれる。

また、第４図（Ａ）のように、時刻t₂とt₃の間では、
逆に基準レベル32よりも、入力信号レベル31が低いの
で、定電流源３により引っ張られる電流はほとんどTr₂
側に流れ、Tr₁側には流れないため、出力端子OUT_Aには
“L"が現れる。このときTr₂がオン状態になるので、
には、のレベルよりも約0.8V低いレベルが現れる。そ
してTr₃のベースにこのレベルが入力され、V_EEとの電位
差と抵抗R₄の抵抗値によって決まる電流がTr₃のコレク
タ・エミッタ間に流れる。するとTr₃のコレクタ電流とR
₃の抵抗値との積で決まる分だけV_CCからドロップした電
位がの電位となる。この電位がt₂とt₃の間における基
準レベル32となる。この基準レベル32が、入力信号レベ
ル31の“H"と、波形の中央値35との間のレベルを保つよ
うに、抵抗R₃とR₄の抵抗値が決めてある。これにより負
側マージン34が大きく保たれる。

これにより入力信号の雑音に対するマージンが増加す
るため、入力信号に雑音が混入しても出力が誤動作を生
じる可能性が低くなる。

次に、この回路の出力信号の波形を、従来の出力波形
と比較して説明する。

第５図において51は、第２図に示した実施例によるCM
L回路の出力端OUT_Aの出力波形、52は、第９図で説明し
たような従来例のCML回路の出力波形である。

従来例のCML回路では、カレントスイッチ部１の出力
側に、基準電圧作成回路２の入力が接続されている。と
ころがこの部分は、通常エミッタ・フォロア回路をつけ
て駆動能力を向上させることからも分かるように、駆動
能力が小さいため、次段のトランジスタに加えて、この
部分にもう１つのトランジスタが接続されると、その容
量に対する充・放電にかかる時間が長くなり、52のよう
な出力波形になる。この出力波形では、入力信号レベル
の変化が速いと出力側でのトランジスタへの充・放電が
間に合わなくなり次段での“L"または“H"の認識のタイ
ミングが遅くなり、誤作動を生じることになる。

第２図に示した実施例によるCML回路では、基準電圧
作成回路２の入力が、カレントスイッチ部のトランジス
タTr₁とTr₂のエミッタ接続部に接続されおり、Tr₁及びT
r₂のコレクタには接続されていないため、出力端には余
分な容量が付くことはない。よって入力信号が変化した
際、第５図に示したように、従来例に比べてきわめて短
時間に充・放電することができる。

よって出力波形は51のように、入力信号に対してきわ
めて短時間に反応し、入力信号の、より速い変化にも対
応できる。

さらに第２図に示した実施例のCML回路では、Tr₃のエ
ミッタと負荷抵抗R₄の接続点（以下、この点のレベルを
（図示せず）と称する。）と、V_CCとの間に容量C₁が
接続されている。容量C₁が接続されていない場合、は
ほぼの電圧変動と同時に変動をするが、この容量C₁を
接続すると、のレベル変動を遅延させる働きをする。
例えば入力信号レベルがハイレベルからローレベルに変
化したとき、にもどるようにレベルの下がる変動が現
れるが、のレベルは容量C₁が接続されているためすぐ
には下がらず、しばらくの間、高いレベルを維持する。

すると、Tr₃のベース・エミッタ間の電位差が小さく
なり、コレクタ・エミッタ間の電流はほとんど流れなく
なる。そのため負荷抵抗R₃による電圧降下がほとんどな
くなるためのレベルは急激に高くなる。よって基準電
位が急激に立ち上がるため、カレントスイッチのスイッ
チング動作も速くなる。

また、入力信号レベルがローレベルからハイレベルに
変化したときも同様に、基準電位が急激に立ち下がるの
でカレントスイッチの動作を速くできる。

よって、容量C₁を接続することにより、本実施例のCM
L回路を、さらに高速化することができる。

次に、本実施例による、２つの入力端を有するCML回
路について第３図を参照しながら説明する。

第３図において、１はカレントスイッチ部で、Tr₁，T
r₄及びTr₂により構成されるカレントスイッチの入力側
のトランジスタTr₁，Tr₄のベースはそれぞれ入力端I
n_A，In_Bに接続されて入力信号を受けるとともに、コレ
クタとエミッタがそれぞれ共通接続され、基準電位入力
側Tr₂には基準電位が入力される。そして、Tr₁，Tr₄及
びTr₂のエミッタ共通接続点は、定電流源３を介してV_EE
に接続され、Tr₁，Tr₄のコレクタは共通の負荷抵抗R₁を
介してV_CCに接続され、Tr₂のコレクタも負荷抵抗R₂を介
してV_CCに接続され、それぞれのコレクタと負荷抵抗の
間に出力端が接続されている。

次に、このように構成される回路の動作を説明する。

Tr₁，Tr₄のうち、少なくともどちらか一方がオン状態
になったとき、には、そのトランジスタに接続される
入力端の“H"より0.8V低い電位が現れる。次に、Tr₁，T
r₄が両方ともオフ状態のとき、Tr₂がオン状態となり、
は基準電位よりも0.8V低いレベルとなる。

これらののレベルに基いて、Tr₂のベースレベルを
変化させる基準電圧作成回路部２の構成は、入力端が１
つの実施例と同じであり、動作も全く同じである。

よって、入力信号の雑音に対するマージンが増加する
ため、耐雑音性が向上し、また前述と同様の理由により
高速動作が可能になる。

〔第２実施例〕次に、第２の実施例について説明する。

第６図は第２の実施例の回路図である。この図におい
て第１の実施例図と同一のものには同一の符号を付し、
その説明を省略する。

第１の実施例による回路との構成上の違いは、第１の
実施例の回路が、基準電圧作成回路２の入力が定電流源
と、カレントスイッチ部１のトランジスタのエミッタの
共通接続点との間に接続しているのに対し、本実施例で
は、入力端Inに接続している点である。

このように構成されたCML回路の動作を第８図の波形
図を参照して説明する。

第８図（Ａ）のように、時刻t₁とt₂の間では、基準レ
ベル32よりも、入力信号レベル31が高いので、定電流３
により引っ張られる電流は、ほとんどTr₁側に流れ、Tr₂
側には流れないため、出力端OUT_Aには“H"が現れる。ま
た、入力端の“H"は、Tr₃のベースに入力され、このレ
ベルにより決まるエミッタレベルとV_EEとの電位差及び
抵抗R₄の抵抗値によって決まる電流がTr₃のコレクタ・
エミッタ間に流れる。するとTr₃のコレクタ電流とR₃の
抵抗値との積で決まる分だけV_CCからドロップした電位
がの電位となる。この電位がt₁とt₂の間における基準
レベル32となる。この基準レベル32が、入力信号レベル
31の“L"と、波形の中央値35との間のレベルを保つよう
に、抵抗R₃とR₄の抵抗値が決めてある。これにより正側
マージン33が大きく保たれる。また、第８図（Ａ）のよ
うに、時刻t₂とt₃の間では、逆に基準レベル32よりも、
入力信号レベル31が低いので、定電流３により引っ張ら
れる電流は、ほとんどTr₂側に流れ、Tr₁側には流れない
ため、出力端OUT_Aには“L"が現れる。また、入力端の
“L"は、Tr₃のベースに入力され、このレベルにより決
まるエミッタレベルとV_EEとの電位差及び抵抗R₄の抵抗
値によって決まる電流がTr₃のコレクタ・エミッタ間に
流れる。するとTr₃のコレクタ電流とR₃の抵抗値との積
で決まる分だけV_CCからドロップした電位がの電位と
なる。この電位がt₂とt₃の間における基準レベル32とな
る。この基準レベル32が、入力信号レベル31の“H"と、
波形の中央値35との間のレベルを保つように、抵抗R₃と
R₄の抵抗値が決めてある。これにより負側マージン34が
大きく保たれる。

第２の実施例によるCML回路でも、第６図に示される
ように、基準電圧作成回路２の入力が、入力端Inに接続
されており、カレントスイッチ部１のトランジスタのコ
レクタには接続されていないため、出力端には余分な容
量が付くことはない。そのため入力信号が変化した際、
第５図に示したように、従来例に比べてきわめて短時間
に充・放電することができる。

よってその出力波形は51のように、入力信号に対して
きわめて短時間に反応し、入力信号の、より速い変化に
も対応できる。

さらに容量C₁を、第１の実施例の基準電圧作成回路２
のように容量C₁を接続すれば、同様の理由により、本実
施例の回路をさらに高速化することが可能である。

次に、第２の実施例による、２つの入力端を有するCM
L回路について第７図を参照しながら説明する。

第７図において、第６図と同一のものについては同一
の符号を付し、その説明を省略する。

基準電圧作成回路部２は、V_CCとV_EEの間に接続され、
Tr₃，Tr₅は、それぞれのベースを入力端In_A，In_Bに接続
されている。また、Tr₃，Tr₅は、それぞれのコレクタと
エミッタを共通接続され、コレクタ共通接続点は抵抗R₃
を介してV_CCに接続され、エミッタ共通接続点は抵抗R₄
を介してV_EEに接続されている。

そして、入力端In_A，In_Bのレベル変化に応じてTr₂の
ベースレベルをそれぞれ変化した基準電位を供給する。

具体的には、入力端In_A、In_Bのレベルの少なくとも一
方が“H"のときは、フィードバック回路21はTr₂のベー
スレベルを、第８図においての入力信号レベル31の“L"
と、波形の中央値35との間のレベルを保つように、抵抗
R₃とR₄の抵抗値が決めてある。また、入力端In,A、In,B
の両方のレベルが“L"のときは、Tr₂のベースレベル
を、第８図においての入力信号レベル31の“H"と、波形
の中央値35との間のレベルを保つように、抵抗R₃とR₄の
抵抗値が決めてある。

よって、正側マージン及び負側マージンともに増加
し、入力信号の雑音に対するマージンが増加するため、
耐雑音性が向上し、また前述と同様の理由により高速動
作が可能になる。

以上、本発明による実施例について説明したが本発明
は、上述した実施例だけに限らない。

例えば、第1,第２の実施例においては、の部分から
直接Tr₂のベースに接続されているが、ここにダイオー
ド等のレベルシフト手段を接続して、基準電位の調整を
行っても良い。また容量C₁の一端はV_CCに接続されてい
るが、これをV_EEに接続してもよい。そのほか第3,第７
図では、２入力の回路を例にとったが、さらに多くの複
数入力を有する回路でも良い。

〔発明の効果〕

以上説明した様に、本発明は、基準電圧作成回路の入
力をカレントスイッチの出力側に接続されていないの
で、耐雑音性の優れた論理を構成できると同時に高速動
作が可能となる。

このCML回路はとくに高速ディジタル装置のバス系回
路、同時動作性の高い論理部、および比較的長い距離を
とるインターフェイスなどへの使用に効果的である。

【図面の簡単な説明】

第１図は本発明の原理回路図，第２図は本発明の第１の実施例によるCML回路図，第３図は本発明の第１の実施例によるCML回路図，第４図は本発明の第１の実施例によるCML回路図の動作
を示す波形図，第５図は本願と従来例との出力波形の比較図，第６図は本発明の第２の実施例によるCML回路図，第７図は本発明の第２の実施例によるCML回路図，第８図は本発明の第２の実施例によるCML回路図の動作
を示す波形図，第９図はCML回路の従来例図，第10図は従来のCML回路の動作を示す波形図，である。図中,1…カレントスイッチ部２…基準電圧作成回路部３…定電流源 20,21…フィードバック回路

Claims

(57)【特許請求の範囲】

【請求項１】入力信号がベースに入力される第１のトラ
ンジスタ（Tr₁）と、基準電位がベースに入力される第
２のトランジスタ（Tr₂）の、それぞれのエミッタを共
通接続し、該共通接続点を定電流源（３）に接続したカ
レントスイッチ部と、前記エミッタ共通接続点のレベルに従って、入力信号レ
ベルがハイレベルのときは、前記第２のトランジスタ
（Tr₂）のベースレベルを、入力信号レベルの中央値と
入力信号レベルのローレベルの間のレベルに設定し、ま
た、入力信号レベルがローレベルのときは、前記第２の
トランジスタ（Tr₂）のベースレベルを、入力信号レベ
ルの中央値と入力信号レベルのハイレベルの間のレベル
に設定するフィードバック回路（21）とを備えたことを
特徴とする半導体集積回路。
【請求項２】入力信号がベースに入力される第１のトラ
ンジスタ（Tr₁）と、基準電位がベースに入力される第
２のトランジスタ（Tr₂）の、それぞれのエミッタを共
通接続し、該共通接続点を定電流源（３）に接続したカ
レントスイッチ部と、前記入力信号のレベルに従って、入力信号レベルがハイ
レベルのときは、前記第２のトランジスタ（Tr₂）のベ
ースレベルを、入力信号レベルの中央値と入力信号レベ
ルのローレベルの間のレベルに設定し、また、入力信号
レベルがローレベルのときは、前記第２のトランジスタ
（Tr₂）のベースレベルを、入力信号レベルの中央値と
入力信号レベルのハイレベルの間のレベルに設定するフ
ィードバック回路（21）とを備えたことを特徴とする半
導体集積回路。