JPH0522084A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0522084A JPH0522084A JP3167982A JP16798291A JPH0522084A JP H0522084 A JPH0522084 A JP H0522084A JP 3167982 A JP3167982 A JP 3167982A JP 16798291 A JP16798291 A JP 16798291A JP H0522084 A JPH0522084 A JP H0522084A
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- JP
- Japan
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- transistor
- transistors
- circuit
- turned
- resistor
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Abstract
(57)【要約】
【目的】 ＥＣＬ回路中のリセット回路を省略し、ＥＣ
Ｌ回路自身で電源投入直後の初期出力を決定させる。 【構成】 スイッチトランジスタ２１のエミッタサイズ
を他方のスイッチトランジスタ３１の２倍としたものを
用いる。
Ｌ回路自身で電源投入直後の初期出力を決定させる。 【構成】 スイッチトランジスタ２１のエミッタサイズ
を他方のスイッチトランジスタ３１の２倍としたものを
用いる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特に差動増幅器と出力エミッタホロアから構成され
たＥＣＬ（ｅmitter coupled logic）回路に関するもの
である。
し、特に差動増幅器と出力エミッタホロアから構成され
たＥＣＬ（ｅmitter coupled logic）回路に関するもの
である。
【０００２】
【従来の技術】図２(a) は従来の半導体集積回路（ＥＣ
Ｌ回路）の一構成例を示す図であり、図において、電源
電圧端子ＶCC１０に接続された抵抗７，８と、定電流源
９に接続されたトランジスタ５，６から差動増幅器が構
成され、トランジスタ２，３でスイッチング段が構成さ
れている。１８は、電源投入時に差動出力電圧端子１
５，１６の電位を決定するためのリセット回路であるト
ランジスタ１７にリセット信号を与える初期リセット信
号生成回路である。また１１〜１４は差動入力電圧端
子、１５，１６は差動出力電圧端子である。また図２
(b) ，(c) はその動作時のタイミング図を示す。
Ｌ回路）の一構成例を示す図であり、図において、電源
電圧端子ＶCC１０に接続された抵抗７，８と、定電流源
９に接続されたトランジスタ５，６から差動増幅器が構
成され、トランジスタ２，３でスイッチング段が構成さ
れている。１８は、電源投入時に差動出力電圧端子１
５，１６の電位を決定するためのリセット回路であるト
ランジスタ１７にリセット信号を与える初期リセット信
号生成回路である。また１１〜１４は差動入力電圧端
子、１５，１６は差動出力電圧端子である。また図２
(b) ，(c) はその動作時のタイミング図を示す。
【０００３】次に動作について説明する。上記構成の回
路は、ＥＣＬ回路を用いたラッチ回路動作（表１参照）
を行う。
路は、ＥＣＬ回路を用いたラッチ回路動作（表１参照）
を行う。
【０００４】
【表１】
【０００５】しかしながらリセット回路を持たない回路
では、電源投入直後、差動入力電圧端子ＩＮ2 １３が
“Ｌ”の時、出力電圧端子ＯＵＴ，／ＯＵＴの状態は差
動入力電圧端子ＩＮ1 により決定される。すなわち、電
源投入直後、トランジスタ５がオフし、このとき差動入
力電圧端子ＩＮ1に例えば“Ｈ”が入力されると、トラ
ンジスタ１にコレクタ電流が流れ、抵抗７の電圧降下が
大きくなり、出力端子ＯＵＴにはＬレベルが現れること
となる。従って出力端子ＯＵＴには図２(b) に示すよう
に、差動入力電圧端子ＩＮ1 に応じた反転出力が現れる
ようになる。
では、電源投入直後、差動入力電圧端子ＩＮ2 １３が
“Ｌ”の時、出力電圧端子ＯＵＴ，／ＯＵＴの状態は差
動入力電圧端子ＩＮ1 により決定される。すなわち、電
源投入直後、トランジスタ５がオフし、このとき差動入
力電圧端子ＩＮ1に例えば“Ｈ”が入力されると、トラ
ンジスタ１にコレクタ電流が流れ、抵抗７の電圧降下が
大きくなり、出力端子ＯＵＴにはＬレベルが現れること
となる。従って出力端子ＯＵＴには図２(b) に示すよう
に、差動入力電圧端子ＩＮ1 に応じた反転出力が現れる
ようになる。
【０００６】一方、電源投入直後、差動入力電圧端子Ｉ
Ｎ2 １３が“Ｈ”の時、トランジスタ５がオンし、トラ
ンジスタ６がオフすることから、出力端子ＯＵＴの電位
は差動入力電圧端子ＩＮ1 の電位に係わらず、トランジ
スタ２，３のオン．オフ度合いに依存することとなり、
図２(b) に示すように、出力電圧端子ＯＵＴ，／ＯＵＴ
の状態は不定となる。そこで電源投入直後、トランジス
タ１７のベースに初期リセット信号生成回路１８よりリ
セット信号“Ｈ”を印加する。すると、トランジスタ１
７にコレクタ電流が流れ、抵抗７による電圧降下により
トランジスタ３のベース電位が下がる。そのためトラン
ジスタ３はオフ方向に働き、コレクタ電流は減少するた
め抵抗８による電圧降下は小さくなり、トランジスタ２
のベース電位を上げトランジスタ２はオン方向に働く。
以上の動作の結果、出力電圧端子ＯＵＴが“Ｌ”、／Ｏ
ＵＴが“Ｈ”に決定される。
Ｎ2 １３が“Ｈ”の時、トランジスタ５がオンし、トラ
ンジスタ６がオフすることから、出力端子ＯＵＴの電位
は差動入力電圧端子ＩＮ1 の電位に係わらず、トランジ
スタ２，３のオン．オフ度合いに依存することとなり、
図２(b) に示すように、出力電圧端子ＯＵＴ，／ＯＵＴ
の状態は不定となる。そこで電源投入直後、トランジス
タ１７のベースに初期リセット信号生成回路１８よりリ
セット信号“Ｈ”を印加する。すると、トランジスタ１
７にコレクタ電流が流れ、抵抗７による電圧降下により
トランジスタ３のベース電位が下がる。そのためトラン
ジスタ３はオフ方向に働き、コレクタ電流は減少するた
め抵抗８による電圧降下は小さくなり、トランジスタ２
のベース電位を上げトランジスタ２はオン方向に働く。
以上の動作の結果、出力電圧端子ＯＵＴが“Ｌ”、／Ｏ
ＵＴが“Ｈ”に決定される。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
（ＥＣＬ回路）は以上のように構成されており、電源投
入直後、差動出力電圧端子の出力レベルを決定するため
にリセット回路及び初期リセット信号生成用回路が必要
である等の問題点があった。
（ＥＣＬ回路）は以上のように構成されており、電源投
入直後、差動出力電圧端子の出力レベルを決定するため
にリセット回路及び初期リセット信号生成用回路が必要
である等の問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、リセット回路及び初期リセット
信号生成用の回路を用いることなく、電源投入直後の出
力電圧端子の電位を決定することができる半導体集積回
路を得ることを目的とする。
ためになされたもので、リセット回路及び初期リセット
信号生成用の回路を用いることなく、電源投入直後の出
力電圧端子の電位を決定することができる半導体集積回
路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体集
積回路は、差動増幅回路のスイッチング段を構成するト
ランジスタにサイズの異なるものを用いたものである。
積回路は、差動増幅回路のスイッチング段を構成するト
ランジスタにサイズの異なるものを用いたものである。
【００１０】
【作用】この発明においては、差動増幅回路のスイッチ
ング段を構成するトランジスタにサイズの異なるものを
用いたから、電源投入直後にスイッチング段のトランジ
スタのサイズに応じたコレクタ電流が流れ、出力端子の
電位に差が生じる。
ング段を構成するトランジスタにサイズの異なるものを
用いたから、電源投入直後にスイッチング段のトランジ
スタのサイズに応じたコレクタ電流が流れ、出力端子の
電位に差が生じる。
【００１１】
【実施例】以下、この発明の一実施例を図１について説
明する。図１において図２と同一符号は同一または相当
部分を示し、スイッチング段を構成する一方のトランジ
スタ２１は他方のトランジスタ３１に比べ２倍のエミッ
タサイズを持つものとなっている。
明する。図１において図２と同一符号は同一または相当
部分を示し、スイッチング段を構成する一方のトランジ
スタ２１は他方のトランジスタ３１に比べ２倍のエミッ
タサイズを持つものとなっている。
【００１２】以下、電源投入時ＩＮ２，／ＩＮ２がそれ
ぞれ“Ｈ”と“Ｌ”となった場合について動作説明を行
う。電源投入直後、定電流源９が動作していないため、
スイッチングトランジスタ２１，３１のベース電位は電
源電圧端子１０の電圧ＶCCに等しく、両トランジスタと
もオンする。しかし、トランジスタのエミッタサイズが
大きいほど、そのトランジスタのコンダクタンスが大き
いので、トランジスタ２１のコレクタ電流がより多く流
れる。このため、抵抗８に比べ抵抗７の電圧降下が大き
くなり、トランジスタ３１のベース電位が下がり、トラ
ンジスタ３１はオフ方向に働く。そしてトランジスタ３
１のコレクタ電流が減少することにより、抵抗８の電圧
降下はさらに小さくなり、トランジスタ２１のベース電
位が上がり、トランジスタ２１はオン方向に働く。以上
の作用により、差動出力ＯＵＴが“Ｌ”、／ＯＵＴが
“Ｈ”の状態に決定される。
ぞれ“Ｈ”と“Ｌ”となった場合について動作説明を行
う。電源投入直後、定電流源９が動作していないため、
スイッチングトランジスタ２１，３１のベース電位は電
源電圧端子１０の電圧ＶCCに等しく、両トランジスタと
もオンする。しかし、トランジスタのエミッタサイズが
大きいほど、そのトランジスタのコンダクタンスが大き
いので、トランジスタ２１のコレクタ電流がより多く流
れる。このため、抵抗８に比べ抵抗７の電圧降下が大き
くなり、トランジスタ３１のベース電位が下がり、トラ
ンジスタ３１はオフ方向に働く。そしてトランジスタ３
１のコレクタ電流が減少することにより、抵抗８の電圧
降下はさらに小さくなり、トランジスタ２１のベース電
位が上がり、トランジスタ２１はオン方向に働く。以上
の作用により、差動出力ＯＵＴが“Ｌ”、／ＯＵＴが
“Ｈ”の状態に決定される。
【００１３】このように本実施例によれば、一方のスイ
ッチングトランジスタ２１にそのエミッタサイズが他方
のスイッチングトランジスタ３１の２倍となるものを用
いたから、電源投入直後にこれらトランジスタのベース
に同電位（ＶCC）が供給されてもエミッタサイズの大き
なトランジスタ２１の方のコレクタ電流が多く流れ、こ
れに接続する抵抗７の電圧降下が他方の抵抗８よりも大
きくなりトランジスタ３１はオフ方向に、またトランジ
スタ２１はオン方向に動作し、その結果、出力端子１５
がＬに、出力端子１６がＨに決定される。
ッチングトランジスタ２１にそのエミッタサイズが他方
のスイッチングトランジスタ３１の２倍となるものを用
いたから、電源投入直後にこれらトランジスタのベース
に同電位（ＶCC）が供給されてもエミッタサイズの大き
なトランジスタ２１の方のコレクタ電流が多く流れ、こ
れに接続する抵抗７の電圧降下が他方の抵抗８よりも大
きくなりトランジスタ３１はオフ方向に、またトランジ
スタ２１はオン方向に動作し、その結果、出力端子１５
がＬに、出力端子１６がＨに決定される。
【００１４】なお、上記実施例では、スイッチングトラ
ンジスタ２１のエミッタサイズを他方のトランジスタ３
１の２倍としたが、これらトランジスタのエミッタサイ
ズ比はこれに限られるものではない。
ンジスタ２１のエミッタサイズを他方のトランジスタ３
１の２倍としたが、これらトランジスタのエミッタサイ
ズ比はこれに限られるものではない。
【００１５】
【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、差動増幅回路のスイッチング段を構成
するトランジスタにサイズの異なるものを用いたから、
電源投入直後にスイッチング段のトランジスタのサイズ
に応じたコレクタ電流が流れ出力電圧端子の電位が決定
され、その結果、リセット回路及び初期リセット信号生
成用の回路を不要とすることができ、従来より素子数が
少なく、集積回路においてチップ面積の縮少を図ること
ができるという効果がある。
積回路によれば、差動増幅回路のスイッチング段を構成
するトランジスタにサイズの異なるものを用いたから、
電源投入直後にスイッチング段のトランジスタのサイズ
に応じたコレクタ電流が流れ出力電圧端子の電位が決定
され、その結果、リセット回路及び初期リセット信号生
成用の回路を不要とすることができ、従来より素子数が
少なく、集積回路においてチップ面積の縮少を図ること
ができるという効果がある。
【図１】この発明の一実施例による半導体集積回路（Ｅ
ＣＬ回路）の構成図である。
ＣＬ回路）の構成図である。
【図２】従来の半導体集積回路（ＥＣＬ回路）の一回路
例及びその動作を説明するための図である。
例及びその動作を説明するための図である。
１，４ 第１の差動入力トランジスタ ５，６ 第２の差動入力トランジスタ ７，８ 抵抗 ９ 定電流源 １０ 電源電圧端子 １１，１２ 第１の差動入力電圧端子 １３，１４ 第２の差動入力電圧端子 １５，１６ 差動出力電圧端子 ２１，３１ スイッチングトランジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１の電源に接続された一対の抵抗と、
該抵抗に接続され、互いのベースとコレクタがクロスカ
ップルされた一対のスイッチングトランジスタと、該ス
イッチングトランジスタの入力に接続された一対の第１
の差動入力トランジスタと、上記スイッチングトランジ
スタのエミッタ共通出力または上記第１の差動入力トラ
ンジスタのエミッタ共通出力と第２の電源間に接続さ
れ、互いのエミッタが共通接続された一対の第２の差動
入力トランジスタとを有し、上記一対のスイッチングト
ランジスタは、それぞれサイズの異なるトランジスタを
用いて構成されていることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167982A JPH0522084A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167982A JPH0522084A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522084A true JPH0522084A (ja) | 1993-01-29 |
Family
ID=15859618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167982A Pending JPH0522084A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329852B1 (en) | 1999-06-23 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Power on reset circuit |
-
1991
- 1991-07-09 JP JP3167982A patent/JPH0522084A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329852B1 (en) | 1999-06-23 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Power on reset circuit |
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