JPH0734539B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0734539B2 JPH0734539B2 JP61285461A JP28546186A JPH0734539B2 JP H0734539 B2 JPH0734539 B2 JP H0734539B2 JP 61285461 A JP61285461 A JP 61285461A JP 28546186 A JP28546186 A JP 28546186A JP H0734539 B2 JPH0734539 B2 JP H0734539B2
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- JP
- Japan
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- circuit
- input
- differential
- state
- vcc
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、差動増幅器を利用した論理回路に関し、特に
高速動作に好適で、かつ集積回路化に適する論理回路に
関する。
高速動作に好適で、かつ集積回路化に適する論理回路に
関する。
（従来の技術） 従来、この種の論理回路の代表的なものとして第２図に
示すような縦形に差動回路を積み重ねた回路がある。す
なわち、第２図は、３つの差動対をなすトランジスタQ1
とQ2，トランジスタQ5とQ6，およびトランジスタQ7と
Q8，差動形式に接続されラッチ動作を行なうトランジス
タQ3とQ4，負荷抵抗R1およびR2，定電流源６から構成さ
れる論理回路である。
示すような縦形に差動回路を積み重ねた回路がある。す
なわち、第２図は、３つの差動対をなすトランジスタQ1
とQ2，トランジスタQ5とQ6，およびトランジスタQ7と
Q8，差動形式に接続されラッチ動作を行なうトランジス
タQ3とQ4，負荷抵抗R1およびR2，定電流源６から構成さ
れる論理回路である。
いま、第２図において、クロック入力信号端子4aおよび
4bの入力電圧がそれぞれハイレベル状態“H",ロウレベ
ル状態“L"（以下、単に“H"および“L"ト示す）にある
場合には、差動トランジスタ対Q7，Q8のうちトランジス
タQ7が導通状態、トランジスタQ8がしゃ断状態となり、
本回路の状態は追従モードとなる。すなわち、ディジタ
ル入力信号１に対してのそれぞれ正相、逆相の入力端子
1a,1b,ディジタル入力信号２に対してのそれぞれ正相、
逆相の入力端子2a,2bの各入力端子において、1aおよび2
bの入力電圧が共に“H",1bおよび2aの入力電圧が“L"の
場合には、トランジスタQ1およびQ6は共に導通状態，ト
ランジスタQ2およびQ5は共にしゃ断状態となり、定電流
源６の電流をＩとおくとＩは電源線7,負荷抵抗R1，トラ
ンジスタQ1，Q6，Q7，電源線８の経路で流れる。
4bの入力電圧がそれぞれハイレベル状態“H",ロウレベ
ル状態“L"（以下、単に“H"および“L"ト示す）にある
場合には、差動トランジスタ対Q7，Q8のうちトランジス
タQ7が導通状態、トランジスタQ8がしゃ断状態となり、
本回路の状態は追従モードとなる。すなわち、ディジタ
ル入力信号１に対してのそれぞれ正相、逆相の入力端子
1a,1b,ディジタル入力信号２に対してのそれぞれ正相、
逆相の入力端子2a,2bの各入力端子において、1aおよび2
bの入力電圧が共に“H",1bおよび2aの入力電圧が“L"の
場合には、トランジスタQ1およびQ6は共に導通状態，ト
ランジスタQ2およびQ5は共にしゃ断状態となり、定電流
源６の電流をＩとおくとＩは電源線7,負荷抵抗R1，トラ
ンジスタQ1，Q6，Q7，電源線８の経路で流れる。
従って、ディジタル出力端子5aおよび5bの電位は、電源
線７の電位をVcc，負荷抵抗R1およびR2の抵抗値をＲと
すると、それぞれVcc−RI,Vccとなる。ここで出力端子5
aあるいは5bの電位がVccのとき“H",Vcc−RI,のとき
“L"と表わすことにして、入力信号１および２の各場合
について出力端子5aおよび5bとの関係を示すと第１表の
とうりとなる。
線７の電位をVcc，負荷抵抗R1およびR2の抵抗値をＲと
すると、それぞれVcc−RI,Vccとなる。ここで出力端子5
aあるいは5bの電位がVccのとき“H",Vcc−RI,のとき
“L"と表わすことにして、入力信号１および２の各場合
について出力端子5aおよび5bとの関係を示すと第１表の
とうりとなる。
次に、クロック入力信号端子4aおよび4bの入力電圧がそ
れぞれ“L",“H"と、上記追従モードの場合から反転す
ると、差動トランジスタ対Q7，Q8のうちトランジスタQ7
が導通状態→しゃ断状態，トランジスタQ8がしゃ断状態
→導通状態と移行し、それに伴いトランジスタQ1，Q2，
Q5およびQ6はしゃ断状態となり、本回路はラッチモード
となる。すなわち、差動形式に接続された正帰還回路を
構成するトランジスタQ3およびQ4の働きにより、追従モ
ード時の演算の結果、出力端子5aおよび5bの電位にごく
わずかでも差が生じていると、これを瞬時に増幅しその
電位を最終的にVccあるいはVcc−RIとならしめ、クロッ
ク入力信号が上記の場合の期間中それらの値をラッチす
る。
れぞれ“L",“H"と、上記追従モードの場合から反転す
ると、差動トランジスタ対Q7，Q8のうちトランジスタQ7
が導通状態→しゃ断状態，トランジスタQ8がしゃ断状態
→導通状態と移行し、それに伴いトランジスタQ1，Q2，
Q5およびQ6はしゃ断状態となり、本回路はラッチモード
となる。すなわち、差動形式に接続された正帰還回路を
構成するトランジスタQ3およびQ4の働きにより、追従モ
ード時の演算の結果、出力端子5aおよび5bの電位にごく
わずかでも差が生じていると、これを瞬時に増幅しその
電位を最終的にVccあるいはVcc−RIとならしめ、クロッ
ク入力信号が上記の場合の期間中それらの値をラッチす
る。
ところで、第１表に示すような入出力関係は、1aおよび
2a対5aの関係でNOR演算、1aおよび2a対5bの関係でOR演
算を行なうということに対応しているが、こうした、あ
る入力状態の場合の出力状態が他のすべての入力状態の
場合の出力状態と異なるという論理演算は、例えば、並
列比較型A/D変換器の変化点検出回路に応用される。
2a対5aの関係でNOR演算、1aおよび2a対5bの関係でOR演
算を行なうということに対応しているが、こうした、あ
る入力状態の場合の出力状態が他のすべての入力状態の
場合の出力状態と異なるという論理演算は、例えば、並
列比較型A/D変換器の変化点検出回路に応用される。
（発明が解決しようとする問題点） 上述した従来の論理回路においては、安定動作および演
算速度といった点を考慮すると、入力信号間に直流電位
差を設ける必要があり、そのためのレベルシフト回路が
必要となる。このことは集積回路化を考慮し、例えば、
上述の並列比較型A/D変換器への応用等の際には多数の
論理回路が必要となるため、素子数の増大および消費電
力の増加という問題を招く。さらに、論理回路相互間の
接続を考慮すると、非常に煩雑となり、配線領域の確保
といった点からチップ面積の増大という問題、さらには
多層配線技術の必要性といった問題を生ずる。
算速度といった点を考慮すると、入力信号間に直流電位
差を設ける必要があり、そのためのレベルシフト回路が
必要となる。このことは集積回路化を考慮し、例えば、
上述の並列比較型A/D変換器への応用等の際には多数の
論理回路が必要となるため、素子数の増大および消費電
力の増加という問題を招く。さらに、論理回路相互間の
接続を考慮すると、非常に煩雑となり、配線領域の確保
といった点からチップ面積の増大という問題、さらには
多層配線技術の必要性といった問題を生ずる。
（問題点を解決するための手段） 本発明の論理回路は、入力信号および反転入力信号がそ
れぞれのベースに入力されエミッタが共通に接続された
第１の差動回路と、差動形式に接続され一方のトランジ
スタのベースに負荷となるべき次段回路のしきい値電圧
が入力される正帰還回路と、クロック信号がベースに入
力されコレクタがそれぞれ前記第１の差動回路の共通エ
ミッタおよび前記正帰還回路の共通エミッタに接続され
た第２の差動回路と、電源および出力端子間に接続され
た負荷抵抗と、前記第２の差動回路の共通エミッタと電
源間に接続された定電流源とを具備してなる論理演算回
路を複数個有し、前記論理演算回路が互いに前記負荷抵
抗を共有する形式に接続されて構成される。
れぞれのベースに入力されエミッタが共通に接続された
第１の差動回路と、差動形式に接続され一方のトランジ
スタのベースに負荷となるべき次段回路のしきい値電圧
が入力される正帰還回路と、クロック信号がベースに入
力されコレクタがそれぞれ前記第１の差動回路の共通エ
ミッタおよび前記正帰還回路の共通エミッタに接続され
た第２の差動回路と、電源および出力端子間に接続され
た負荷抵抗と、前記第２の差動回路の共通エミッタと電
源間に接続された定電流源とを具備してなる論理演算回
路を複数個有し、前記論理演算回路が互いに前記負荷抵
抗を共有する形式に接続されて構成される。
（作用） 本発明の論理回路は、追従モードにおいては、構成要素
である差動増幅器に論理演算を行なう差動演算回路間で
負荷抵抗を共有して作用させ、ラッチモードにおいては
上記作用のあと得られた結果を、正帰還作用により不安
定状態におちいることなく安定状態を保つものである。
である差動増幅器に論理演算を行なう差動演算回路間で
負荷抵抗を共有して作用させ、ラッチモードにおいては
上記作用のあと得られた結果を、正帰還作用により不安
定状態におちいることなく安定状態を保つものである。
（実施例） 次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例を示す回路図であり、この実施例は
複数の論理演算回路を隣接する論理演算回路間で作用さ
せた例である。すなわち、それぞれの破線内に示す論理
演算回路が隣接する論理演算回路の負荷抵抗R12，R22，
R32等を共有する形式に接続されている。
は本発明の一実施例を示す回路図であり、この実施例は
複数の論理演算回路を隣接する論理演算回路間で作用さ
せた例である。すなわち、それぞれの破線内に示す論理
演算回路が隣接する論理演算回路の負荷抵抗R12，R22，
R32等を共有する形式に接続されている。
いま、第１図において、クロック入力信号端子14aおよ
び14bの入力電圧がそれぞれ“H",“L"の場合には、差動
トランジスタ対Q17，Q18のうちトランジスタQ17が導通
状態、トランジスタQ18がしゃ断状態となる。ここで破
線内で示す論理演算回路はすべて同時に同様な追従モー
ドの状態になると考える。ディジタル入力信号11に対し
てのそれぞれ正相、逆相の入力端子11a,11b,ディジタル
入力信号21に対してのそれぞれ正相、逆相の入力端子21
a,21bの各入力端子において、11aおよび21aの入力電圧
が共に“H",の場合にはトランジスタQ11およびQ21は共
に導通状態、トランジスタQ12およびQ22は共にしゃ断状
態となり、定電流源16の電流は電源線17,負荷抵抗R32，
トランジスタQ11，Q17，電源線18の経路で流れる。同様
に、定電流源26の電流は電源線17,負荷抵抗R12，トラン
ジスタQ21，Q27，電源線18の経路で流れる。従って、デ
ィジタル出力端子15aの電位は、電源線の電位をVcc,負
荷抵抗R12，R22，R23の抵抗値をR,と仮定すると、Vcc−
RIとなる。出力端子には、他の論理演算回路等が負荷と
して接続されることになるが、そのしきい値電圧をVcc
とVcc−RIの中間、すなわち、Vcc−RI/2に設定すると、
上記の場合の出力端子15aの電位Vcc−RIは“L"と表わす
ことができる。入力信号11および21の各場合について出
力端子15aの出力状態の関係をまとめて示すと第２表の
のとうりとなる。
び14bの入力電圧がそれぞれ“H",“L"の場合には、差動
トランジスタ対Q17，Q18のうちトランジスタQ17が導通
状態、トランジスタQ18がしゃ断状態となる。ここで破
線内で示す論理演算回路はすべて同時に同様な追従モー
ドの状態になると考える。ディジタル入力信号11に対し
てのそれぞれ正相、逆相の入力端子11a,11b,ディジタル
入力信号21に対してのそれぞれ正相、逆相の入力端子21
a,21bの各入力端子において、11aおよび21aの入力電圧
が共に“H",の場合にはトランジスタQ11およびQ21は共
に導通状態、トランジスタQ12およびQ22は共にしゃ断状
態となり、定電流源16の電流は電源線17,負荷抵抗R32，
トランジスタQ11，Q17，電源線18の経路で流れる。同様
に、定電流源26の電流は電源線17,負荷抵抗R12，トラン
ジスタQ21，Q27，電源線18の経路で流れる。従って、デ
ィジタル出力端子15aの電位は、電源線の電位をVcc,負
荷抵抗R12，R22，R23の抵抗値をR,と仮定すると、Vcc−
RIとなる。出力端子には、他の論理演算回路等が負荷と
して接続されることになるが、そのしきい値電圧をVcc
とVcc−RIの中間、すなわち、Vcc−RI/2に設定すると、
上記の場合の出力端子15aの電位Vcc−RIは“L"と表わす
ことができる。入力信号11および21の各場合について出
力端子15aの出力状態の関係をまとめて示すと第２表の
のとうりとなる。
第２表より、11bおよび21a対15aの入出力関係はNOR演算
の実行に対応していることがわかる。
の実行に対応していることがわかる。
次に、クロック入力信号端子14aおよび14bの入力電圧が
それぞれ“L",“H"と、上記追従モードの場合から反転
すると、差動トランジスタ対Q17，Q18のうちトランジス
タQ17が導通状態→しゃ断状態、トランジスタQ18がしゃ
断状態→導通状態へと移行し、それに伴いトランジスタ
Q11およびQ12はしゃ断状態となり、本回路はラッチモー
ドとなる。ここでも、破線内で示す論理演算回路は同様
にして同時に追従モードからラッチモードへ移行するも
のとする。
それぞれ“L",“H"と、上記追従モードの場合から反転
すると、差動トランジスタ対Q17，Q18のうちトランジス
タQ17が導通状態→しゃ断状態、トランジスタQ18がしゃ
断状態→導通状態へと移行し、それに伴いトランジスタ
Q11およびQ12はしゃ断状態となり、本回路はラッチモー
ドとなる。ここでも、破線内で示す論理演算回路は同様
にして同時に追従モードからラッチモードへ移行するも
のとする。
上記のように、追従モードにおいての演算の結果、出力
端子15aの電位がVcc−RIとなり、ラッチモードに移行し
た瞬間を考慮し（出力端子15aの電位はVcc−RIでなくと
も、Vcc−RI/2より小さい電位になっていれば良い）、
入力信号31に対するそれぞれ正相、逆相の入力端子31a,
31bの入力電圧がそれぞれ“H",“L"の場合には、出力端
子15bの電位もVcc−RIとなっており、ごく普通に用いら
れる正帰還回路では、一般的にメタステイブルテイトと
呼ばれる出力電圧が定まらない状態におちいってしま
う。しかしながら、本発明による回路のように、コレク
タが出力端子15aに接続された正帰還作用をするトラン
ジスタQ13のベースに次段に負荷として接続されること
になる論理演算回路のしきい値電圧19（通常Vcc−RI/2
に設定される）を与えることにより、その時の出力端子
15aの電位Vcc−RIと上記のしきい値電圧がトランジスタ
Q13，Q14により比較され、さらに正帰還作用により瞬時
に出力端子15aの状態は“L"（電位はVcc−RI），出力端
子15bの状態は“H"（電位はVcc）とならしめ、ラッチモ
ードの期間中それらの値をラッチする。
端子15aの電位がVcc−RIとなり、ラッチモードに移行し
た瞬間を考慮し（出力端子15aの電位はVcc−RIでなくと
も、Vcc−RI/2より小さい電位になっていれば良い）、
入力信号31に対するそれぞれ正相、逆相の入力端子31a,
31bの入力電圧がそれぞれ“H",“L"の場合には、出力端
子15bの電位もVcc−RIとなっており、ごく普通に用いら
れる正帰還回路では、一般的にメタステイブルテイトと
呼ばれる出力電圧が定まらない状態におちいってしま
う。しかしながら、本発明による回路のように、コレク
タが出力端子15aに接続された正帰還作用をするトラン
ジスタQ13のベースに次段に負荷として接続されること
になる論理演算回路のしきい値電圧19（通常Vcc−RI/2
に設定される）を与えることにより、その時の出力端子
15aの電位Vcc−RIと上記のしきい値電圧がトランジスタ
Q13，Q14により比較され、さらに正帰還作用により瞬時
に出力端子15aの状態は“L"（電位はVcc−RI），出力端
子15bの状態は“H"（電位はVcc）とならしめ、ラッチモ
ードの期間中それらの値をラッチする。
追従モードにおける出力端子15aおよび15bの状態が他の
場合も、同様にして、追従モードにおける演算結果を正
しく、動作速度を損なうことなくラッチすることが可能
となる。
場合も、同様にして、追従モードにおける演算結果を正
しく、動作速度を損なうことなくラッチすることが可能
となる。
（発明の効果） 以上説明したように、本発明によれば、NOR回路に代表
されるように、ある入力状態のみ他のすべての入力状態
に対して出力状態が異なるといった機能の論理演算回路
を集積回路化することを考慮した際、その典型的な例と
して並列比較型A/D変換器があげられるが、従来必要で
あったレベルシフト回路は、次段回路のしきい値電圧が
一方のトランジスタのベースに入力される差動形式の正
帰還回路を含む論理演算回路の負荷を共有する形式に接
続した手段により、従来必要であったエミッタフォロワ
回路などから構成されるレベルシフト回路を必要でない
ようにできる。例えば第２図の従来例では、入力信号端
子2a、2bに印加する信号は入力信号端子1a,1bに印加す
る信号に対してレベルシフト回路によりレベルシフトさ
れた信号を印加する必要があった。従って、本発明で
は、レベルシフト回路の分だけ素子数の削減（すなわち
チップ面積削減）および消費電力の削減が可能となると
いう効果がある。
されるように、ある入力状態のみ他のすべての入力状態
に対して出力状態が異なるといった機能の論理演算回路
を集積回路化することを考慮した際、その典型的な例と
して並列比較型A/D変換器があげられるが、従来必要で
あったレベルシフト回路は、次段回路のしきい値電圧が
一方のトランジスタのベースに入力される差動形式の正
帰還回路を含む論理演算回路の負荷を共有する形式に接
続した手段により、従来必要であったエミッタフォロワ
回路などから構成されるレベルシフト回路を必要でない
ようにできる。例えば第２図の従来例では、入力信号端
子2a、2bに印加する信号は入力信号端子1a,1bに印加す
る信号に対してレベルシフト回路によりレベルシフトさ
れた信号を印加する必要があった。従って、本発明で
は、レベルシフト回路の分だけ素子数の削減（すなわち
チップ面積削減）および消費電力の削減が可能となると
いう効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例の回路図である。 1a,1b,2a,2b,11a,11b,21a,21b,31a,31b,……入力信号端
子,4a,4b,14a,14b……クロック信号端子,5a,5b,15a,15
b,……出力信号端子,7,8,17,18……電源線,19……しき
い値電圧端子，R1，R2，R12，R22，R32……抵抗，Q1乃
至Q8，Q11乃至Q14，Q17，Q18，Q21，乃至Q24，Q27，
Q28，Q31乃至Q34，Q37，Q38……トランジスタ,6,16,26,
36……定電流源。
例の回路図である。 1a,1b,2a,2b,11a,11b,21a,21b,31a,31b,……入力信号端
子,4a,4b,14a,14b……クロック信号端子,5a,5b,15a,15
b,……出力信号端子,7,8,17,18……電源線,19……しき
い値電圧端子，R1，R2，R12，R22，R32……抵抗，Q1乃
至Q8，Q11乃至Q14，Q17，Q18，Q21，乃至Q24，Q27，
Q28，Q31乃至Q34，Q37，Q38……トランジスタ,6,16,26,
36……定電流源。
Claims (1)
- 【請求項１】入力信号および反転入力信号がそれぞれの
ベースに入力されエミッタが共通に接続された第１の差
動回路と、差動形式に接続され一方のトランジスタのベ
ースに負荷となるべき次段回路のしきい値電圧が入力さ
れる正帰還回路と、クロック信号がベースに入力されコ
レクタがそれぞれ前記第１の差動回路の共通エミッタお
よび前記正帰還回路の共通エミッタに接続された第２の
差動回路と、電源および出力端子間に接続された負荷抵
抗と、前記第２の差動回路の共通エミッタと電源間に接
続された定電流源とを具備してなる論理演算回路を複数
個有し、前記論理演算回路が互いに前記負荷抵抗を共有
する形式に接続してあることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61285461A JPH0734539B2 (ja) | 1986-11-28 | 1986-11-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61285461A JPH0734539B2 (ja) | 1986-11-28 | 1986-11-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136822A JPS63136822A (ja) | 1988-06-09 |
| JPH0734539B2 true JPH0734539B2 (ja) | 1995-04-12 |
Family
ID=17691815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61285461A Expired - Lifetime JPH0734539B2 (ja) | 1986-11-28 | 1986-11-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734539B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579133A (en) * | 1980-06-18 | 1982-01-18 | Nec Corp | Semiconductor logical circuit device |
| JPS598969A (ja) * | 1982-07-09 | 1984-01-18 | 藤沢薬品工業株式会社 | 人工膵臓 |
| JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
-
1986
- 1986-11-28 JP JP61285461A patent/JPH0734539B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136822A (ja) | 1988-06-09 |
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