JP3088116B2 - 差動回路 - Google Patents
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- JP3088116B2 JP3088116B2 JP03041476A JP4147691A JP3088116B2 JP 3088116 B2 JP3088116 B2 JP 3088116B2 JP 03041476 A JP03041476 A JP 03041476A JP 4147691 A JP4147691 A JP 4147691A JP 3088116 B2 JP3088116 B2 JP 3088116B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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Description
【0001】
【産業上の利用分野】本発明は差動回路に関し、特にE
CL回路の論理レベルの入力信号とCMOS回路用の論
理レベルの入力信号とを処理する差動回路に関する。
CL回路の論理レベルの入力信号とCMOS回路用の論
理レベルの入力信号とを処理する差動回路に関する。
【0002】
【従来の技術】従来、この種の差動回路の第1の例は、
基本的な回路として図7に示すように、コレクタに電源
電圧Vccが供給されベースにCMOS回路用の論理レ
ベル(論理レベルの振幅がECL回路用の論理レベルよ
り大きい)の入力信号IN3を入力するトランジスタQ
3と、コレクタを出力端子と接続しエミッタをトランジ
スタQ3のエミッタと接続しベースに基準電圧Vrを入
力してトランジスタQ3と共に差動対を形成するトラン
ジスタQ2と、一端に電源電圧Vccが供給され他端を
トランジスタQ2のコレクタと接続する負荷用の抵抗R
1と、トランジスタQ2,Q3のエミッタと接地電位点
との間に接続された定電流源1cとを有する構成となっ
ていた。
基本的な回路として図7に示すように、コレクタに電源
電圧Vccが供給されベースにCMOS回路用の論理レ
ベル(論理レベルの振幅がECL回路用の論理レベルよ
り大きい)の入力信号IN3を入力するトランジスタQ
3と、コレクタを出力端子と接続しエミッタをトランジ
スタQ3のエミッタと接続しベースに基準電圧Vrを入
力してトランジスタQ3と共に差動対を形成するトラン
ジスタQ2と、一端に電源電圧Vccが供給され他端を
トランジスタQ2のコレクタと接続する負荷用の抵抗R
1と、トランジスタQ2,Q3のエミッタと接地電位点
との間に接続された定電流源1cとを有する構成となっ
ていた。
【0003】この差動回路は、入力信号IN3のレベル
が基準電圧Vrより高いか低いかにより、出力信号OU
Tのレベルが決定される。
が基準電圧Vrより高いか低いかにより、出力信号OU
Tのレベルが決定される。
【0004】第2の例は図8に示すように、図7の回路
に、コレクタに電源電圧Vccが供給されエミッタをト
ランジスタQ2,Q3のエミッタと接続しベースにEC
L回路用の論理レベルの入力信号IN1を入力するトラ
ンジスタQ1を追加し、トランジスタQ2のベースに、
基準電圧Vrの代りにECL回路用の論理レベルの入力
信号IN2を入力するようにしたものである。
に、コレクタに電源電圧Vccが供給されエミッタをト
ランジスタQ2,Q3のエミッタと接続しベースにEC
L回路用の論理レベルの入力信号IN1を入力するトラ
ンジスタQ1を追加し、トランジスタQ2のベースに、
基準電圧Vrの代りにECL回路用の論理レベルの入力
信号IN2を入力するようにしたものである。
【0005】この第2の例においては、トランジスタQ
1,Q2がECL回路用の論理レベルの入力信号IN
1,IN2を処理する差動対として動作し、入力信号I
N3がCMOS回路用の論理レベルの高レベルになる
と、トランジスタQ3はオンとなり、出力信号OUTを
強制的にセットレベルにし、入力信号IN3が十分低い
レベルであれば、トランジスタQ3はオフとなり、EC
L回路用の論理レベルの入力信号IN1,IN2を処理
する通常の差動回路として動作する。
1,Q2がECL回路用の論理レベルの入力信号IN
1,IN2を処理する差動対として動作し、入力信号I
N3がCMOS回路用の論理レベルの高レベルになる
と、トランジスタQ3はオンとなり、出力信号OUTを
強制的にセットレベルにし、入力信号IN3が十分低い
レベルであれば、トランジスタQ3はオフとなり、EC
L回路用の論理レベルの入力信号IN1,IN2を処理
する通常の差動回路として動作する。
【0006】これら第1,第2の例において、各トラン
ジスタのベース・エミッタ間の逆バイアス電圧Vebを
みると、第1の例では、トランジスタQ3のベース電
位、すなわち入力信号IN3を0Vにしたとき、トラン
ジスタQ2,Q3のエミッタ(節点N1)の電位がトラ
ンジスタQ3のベース・エミッタ間の逆バイアス電圧V
ebとなり、これは基準電圧Vrを下げることにより低
くなる。しかし、基準電圧Vrを低くすると入力信号I
N3が高レベルになったときトランジスタQ3がオンと
なり、節点N1のレベルが上り、トランジスタQ2のベ
ース・エミッタ間の逆バイアス電圧Vebが高くなる。
ジスタのベース・エミッタ間の逆バイアス電圧Vebを
みると、第1の例では、トランジスタQ3のベース電
位、すなわち入力信号IN3を0Vにしたとき、トラン
ジスタQ2,Q3のエミッタ(節点N1)の電位がトラ
ンジスタQ3のベース・エミッタ間の逆バイアス電圧V
ebとなり、これは基準電圧Vrを下げることにより低
くなる。しかし、基準電圧Vrを低くすると入力信号I
N3が高レベルになったときトランジスタQ3がオンと
なり、節点N1のレベルが上り、トランジスタQ2のベ
ース・エミッタ間の逆バイアス電圧Vebが高くなる。
【0007】また、第2の例についても同様であり、ト
ランジスタQ3のベース電位が0Vのときのベース・エ
ミッタ間の逆バイアス電圧Vebを低くしようとして入
力信号IN1,IN2の電位を下げると、入力信号IN
3が高レベルになったとき、トランジスタQ1,Q2の
ベース・エミッタ間の逆バイアス電圧Vebが高くな
る。
ランジスタQ3のベース電位が0Vのときのベース・エ
ミッタ間の逆バイアス電圧Vebを低くしようとして入
力信号IN1,IN2の電位を下げると、入力信号IN
3が高レベルになったとき、トランジスタQ1,Q2の
ベース・エミッタ間の逆バイアス電圧Vebが高くな
る。
【0008】逆バイアス電圧Vebが高くなると、トラ
ンジスタのベース・エミッタ間の逆耐電圧がもたなくな
って破損し、これをなくすために逆耐電圧を高くする
と、トランジスタサイズが大きくなる等の問題点が生ず
る。
ンジスタのベース・エミッタ間の逆耐電圧がもたなくな
って破損し、これをなくすために逆耐電圧を高くする
と、トランジスタサイズが大きくなる等の問題点が生ず
る。
【0009】この問題点を解決しようとした例が第3の
例及び図9に示された第4の例である。
例及び図9に示された第4の例である。
【0010】第3の例(特願昭58−81212、特開
昭59−205825号公報参照)は、トランジスタQ
2,Q3のエミッタと定電流源1dとその間にそれぞれ
ダイオード接続のトランジスタから成るレベルシフト素
子2f,2gを挿入したもので、定電流源1dの一端
(節点N3)とトランジスタQ2,Q3のベースとの間
の電圧がこれらトランジスタQ2,Q3とレベルシフト
素子2f,2gとで分圧されるので、見かけ上ベース・
エミッタ間の逆耐電圧が向上する。
昭59−205825号公報参照)は、トランジスタQ
2,Q3のエミッタと定電流源1dとその間にそれぞれ
ダイオード接続のトランジスタから成るレベルシフト素
子2f,2gを挿入したもので、定電流源1dの一端
(節点N3)とトランジスタQ2,Q3のベースとの間
の電圧がこれらトランジスタQ2,Q3とレベルシフト
素子2f,2gとで分圧されるので、見かけ上ベース・
エミッタ間の逆耐電圧が向上する。
【0011】また、図9に示された第4の例(特願昭5
7−121587、特開昭59−12626号公報参
照)は、エミッタ及びベースがトランジスタQ3のベー
ス及びエミッタにそれぞれ対応して接続し、コレクタに
電源電圧Vccを供給するトランジスタQ5を設け、トラ
ンジスタQ3のベース(入力信号IN3)が0Vになっ
たとき、トランジスタQ5がオンし、トランジスタQ3
のベース・エミッタ間の逆バイアス電圧Vebをトランジ
スタQ5のベース・エミッタ間の順方向電圧まで低下さ
せるようにしたものである。
7−121587、特開昭59−12626号公報参
照)は、エミッタ及びベースがトランジスタQ3のベー
ス及びエミッタにそれぞれ対応して接続し、コレクタに
電源電圧Vccを供給するトランジスタQ5を設け、トラ
ンジスタQ3のベース(入力信号IN3)が0Vになっ
たとき、トランジスタQ5がオンし、トランジスタQ3
のベース・エミッタ間の逆バイアス電圧Vebをトランジ
スタQ5のベース・エミッタ間の順方向電圧まで低下さ
せるようにしたものである。
【0012】第3,第4の例では、CMOS回路用の論
理レベルの入力信号IN3をECL回路用の論理レベル
に変換する回路となっている。
理レベルの入力信号IN3をECL回路用の論理レベル
に変換する回路となっている。
【0013】
【発明が解決しようとする課題】上述した従来の差動回
路は、第1、第2の例ではトランジスタQ1〜Q3の逆
耐電圧を高くしなければならないためトランジスタサイ
ズが大きくなるという問題点があり、また、第3、第4
の例では、この問題点は解決されるが、CMOS回路用
の論理レベルの入力信号IN3をECL回路用の論理レ
ベルに変換する回路となっているので、OR演算等の論
理演算処理を行わせようとすると、第3の例及び図9に
示された第4の例の回路の後に論理演算処理を行う回路
を設ける必要があり、回路素子が増大し消費電流が増大
するという問題点があった。更に第4の例においては、
入力信号IN3の入力回路に抵抗R3が必要となり、入
力信号IN3を発生する前段の回路の駆動能力に関する
問題点をあわせもっている。
路は、第1、第2の例ではトランジスタQ1〜Q3の逆
耐電圧を高くしなければならないためトランジスタサイ
ズが大きくなるという問題点があり、また、第3、第4
の例では、この問題点は解決されるが、CMOS回路用
の論理レベルの入力信号IN3をECL回路用の論理レ
ベルに変換する回路となっているので、OR演算等の論
理演算処理を行わせようとすると、第3の例及び図9に
示された第4の例の回路の後に論理演算処理を行う回路
を設ける必要があり、回路素子が増大し消費電流が増大
するという問題点があった。更に第4の例においては、
入力信号IN3の入力回路に抵抗R3が必要となり、入
力信号IN3を発生する前段の回路の駆動能力に関する
問題点をあわせもっている。
【0014】本発明の目的は、各トランジスタのベース
・エミッタ間の逆耐電圧を高くしなくても破損すること
がなく、また、後段に論理演算処理回路を設けることな
く、かつ前段の回路の駆動能力を気にすることなくCM
OS回路用及びECL回路用の論理レベルの信号の論理
処理を行うことができる差動回路を提供することにあ
る。
・エミッタ間の逆耐電圧を高くしなくても破損すること
がなく、また、後段に論理演算処理回路を設けることな
く、かつ前段の回路の駆動能力を気にすることなくCM
OS回路用及びECL回路用の論理レベルの信号の論理
処理を行うことができる差動回路を提供することにあ
る。
【0015】
【課題を解決するための手段】第1の発明の差動回路
は、コレクタに電源電圧が供給されベースにECL回路
用の論理レベルの第1の入力信号を入力する第1のトラ
ンジスタと、コレクタを出力端子と接続しエミッタを前
記第1のトランジスタのエミッタと接続しベースに前記
ECL回路用の論理レベルの第2の入力信号を入力して
前記第1のトランジスタと共に差動対を形成する第2の
トランジスタと、一端に前記電源電圧が供給され他端を
前記第2のトランジスタのコレクタと接続する負荷用の
抵抗と、前記第1及び第2のトランジスタのエミッタと
接地電位点との間に接続された定電流源と、コレクタに
前記電源電圧が供給されベースにCMOS回路用の論理
レベルの第3の入力信号を入力する第3のトランジスタ
と、この第3のトランジスタのエミッタと前記第1及び
第2のトランジスタのエミッタとの間に接続されたレベ
ルシフト素子とを有している。
は、コレクタに電源電圧が供給されベースにECL回路
用の論理レベルの第1の入力信号を入力する第1のトラ
ンジスタと、コレクタを出力端子と接続しエミッタを前
記第1のトランジスタのエミッタと接続しベースに前記
ECL回路用の論理レベルの第2の入力信号を入力して
前記第1のトランジスタと共に差動対を形成する第2の
トランジスタと、一端に前記電源電圧が供給され他端を
前記第2のトランジスタのコレクタと接続する負荷用の
抵抗と、前記第1及び第2のトランジスタのエミッタと
接地電位点との間に接続された定電流源と、コレクタに
前記電源電圧が供給されベースにCMOS回路用の論理
レベルの第3の入力信号を入力する第3のトランジスタ
と、この第3のトランジスタのエミッタと前記第1及び
第2のトランジスタのエミッタとの間に接続されたレベ
ルシフト素子とを有している。
【0016】第2の発明の差動回路は、コレクタに電源
電圧が供給されベースにECL回路用の論理レベルの第
1の入力信号を入力する第1のトランジスタと、コレク
タを出力端子と接続しエミッタを前記第1のトランジス
タのエミッタと接続しベースに前記ECL回路用の論理
レベルの第2の入力信号を入力して前記第1のトランジ
スタと共に差動対を形成する第2のトランジスタと、一
端に前記電源電圧が供給され他端を前記第2のトランジ
スタのコレクタと接続する負荷用の抵抗と、一端を前記
第1及び第2のトランジスタのエミッタに接続するレベ
ルシフト素子と、コレクタに前記電源電圧が供給されエ
ミッタを前記レベルシフト素子の他端と接続しベースに
CMOS回路用の論理レベルの第3の入力信号を入力す
る第3のトランジスタと、この第3のトランジスタのエ
ミッタと接地電位点との間に接続された定電流源とを有
している。
電圧が供給されベースにECL回路用の論理レベルの第
1の入力信号を入力する第1のトランジスタと、コレク
タを出力端子と接続しエミッタを前記第1のトランジス
タのエミッタと接続しベースに前記ECL回路用の論理
レベルの第2の入力信号を入力して前記第1のトランジ
スタと共に差動対を形成する第2のトランジスタと、一
端に前記電源電圧が供給され他端を前記第2のトランジ
スタのコレクタと接続する負荷用の抵抗と、一端を前記
第1及び第2のトランジスタのエミッタに接続するレベ
ルシフト素子と、コレクタに前記電源電圧が供給されエ
ミッタを前記レベルシフト素子の他端と接続しベースに
CMOS回路用の論理レベルの第3の入力信号を入力す
る第3のトランジスタと、この第3のトランジスタのエ
ミッタと接地電位点との間に接続された定電流源とを有
している。
【0017】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0018】図1は第1の発明の一実施例を示す回路図
である。
である。
【0019】この実施例が図8に示された従来の差動回
路と相違する点は、トランジスタQ3のエミッタをトラ
ンジスタQ1,Q2のエミッタと切り離し、このトラン
ジスタQ3のエミッタとトランジスタQ1,Q2のエミ
ッタとの間にレベルシフト素子2を設けた点にある。
路と相違する点は、トランジスタQ3のエミッタをトラ
ンジスタQ1,Q2のエミッタと切り離し、このトラン
ジスタQ3のエミッタとトランジスタQ1,Q2のエミ
ッタとの間にレベルシフト素子2を設けた点にある。
【0020】CMOS回路用の論理レベルの入力信号I
N3が低レベルの0Vのとき、トランジスタQ3はオフ
となり、トランジスタQ1,Q2は通常の差動対として
動作する。このとき、トランジスタQ1,Q2のエミッ
タ(節点N1)の電圧は、レベルシフト素子2とトラン
ジスタQ3のエミッタ・ベース間とに分圧されてトラン
ジスタQ3のエミッタに印加されるので、入力信号IN
1,IN2のレベルを下げなくてもトランジスタQ3の
ベース・エミッタ間の逆バイアス電圧は低下し、トラン
ジスタQ3のベース・エミッタ間の逆耐電圧を高くしな
くて済む。
N3が低レベルの0Vのとき、トランジスタQ3はオフ
となり、トランジスタQ1,Q2は通常の差動対として
動作する。このとき、トランジスタQ1,Q2のエミッ
タ(節点N1)の電圧は、レベルシフト素子2とトラン
ジスタQ3のエミッタ・ベース間とに分圧されてトラン
ジスタQ3のエミッタに印加されるので、入力信号IN
1,IN2のレベルを下げなくてもトランジスタQ3の
ベース・エミッタ間の逆バイアス電圧は低下し、トラン
ジスタQ3のベース・エミッタ間の逆耐電圧を高くしな
くて済む。
【0021】また、入力信号IN3が高レベルのときト
ランジスタQ3はオンとなり、節点N1のレベルは高く
なる方向に移動するが、レベルシフト素子2が挿入され
ているので、節点N1の電圧は図8の従来例に比べてレ
ベルシフト素子2で電圧降下する分だけ低い値となり、
トランジスタQ1,Q2のベース・エミッタ間の逆耐電
圧を高くしなくて済む。
ランジスタQ3はオンとなり、節点N1のレベルは高く
なる方向に移動するが、レベルシフト素子2が挿入され
ているので、節点N1の電圧は図8の従来例に比べてレ
ベルシフト素子2で電圧降下する分だけ低い値となり、
トランジスタQ1,Q2のベース・エミッタ間の逆耐電
圧を高くしなくて済む。
【0022】また、各トランジスタQ1〜Q3のベース
には入力抵抗が挿入されていないので、前段の回路の駆
動能力を気にしなくて済む。
には入力抵抗が挿入されていないので、前段の回路の駆
動能力を気にしなくて済む。
【0023】図2は図1に示された実施例を、CMOS
回路用の論理レベルをもつ入力信号IN3及びECL回
路用の論理レベルをもつ入力信号IN1,IN2に対し
OR演算処理を行う回路に適用した応用例を示す回路図
である。
回路用の論理レベルをもつ入力信号IN3及びECL回
路用の論理レベルをもつ入力信号IN1,IN2に対し
OR演算処理を行う回路に適用した応用例を示す回路図
である。
【0024】この回路は、図1に示された回路に対し、
トランジスタQ2のベース入力は基準電圧Vrとし、レ
ベルシフト素子2を、ダイオード接続された2つのトラ
ンジスタによるレベルシフト素子2a,2bの直列回路
とし、トランジスタQ1と並列にトランジスタQ4を設
けてこのトランジスタQ4のベースにECL回路用の論
理レベルをもつ第2の入力信号IN2を入力するように
したもので、入力信号IN1,IN2,IN3に対しO
R演算処理を示す回路となっている。
トランジスタQ2のベース入力は基準電圧Vrとし、レ
ベルシフト素子2を、ダイオード接続された2つのトラ
ンジスタによるレベルシフト素子2a,2bの直列回路
とし、トランジスタQ1と並列にトランジスタQ4を設
けてこのトランジスタQ4のベースにECL回路用の論
理レベルをもつ第2の入力信号IN2を入力するように
したもので、入力信号IN1,IN2,IN3に対しO
R演算処理を示す回路となっている。
【0025】この応用例においても、各トランジスタQ
1〜Q4のベース・エミッタ間の逆耐電圧は、基本的に
は図1に示された実施例と同様の理由により高くしなく
て済む。この場合のトランジスタQ3がオンしたときの
トランジスタQ1,Q2,Q4のエミッタ(N1)の電
位は、トランジスタQ3のエミッタより約1.4V低い
値となる。
1〜Q4のベース・エミッタ間の逆耐電圧は、基本的に
は図1に示された実施例と同様の理由により高くしなく
て済む。この場合のトランジスタQ3がオンしたときの
トランジスタQ1,Q2,Q4のエミッタ(N1)の電
位は、トランジスタQ3のエミッタより約1.4V低い
値となる。
【0026】図3はこの応用例における入力信号IN
1,IN2を低レベル(0V)にし、入力信号NI3を
0Vから電源電圧Vccまで変化させたときの各部の電
位を示す特性図である。
1,IN2を低レベル(0V)にし、入力信号NI3を
0Vから電源電圧Vccまで変化させたときの各部の電
位を示す特性図である。
【0027】トランジスタQ3がオンになると節点N1
の電位は上昇するが、その電位は前述したように従来例
より1.4V低い値となる。特にトランジスタQ2で
は、ベース・エミッタ間の逆バイアス電圧Vebが1V
以下に抑えられる。
の電位は上昇するが、その電位は前述したように従来例
より1.4V低い値となる。特にトランジスタQ2で
は、ベース・エミッタ間の逆バイアス電圧Vebが1V
以下に抑えられる。
【0028】この応用例においては、図1に示された差
動回路をそのままOR演算処理を行う回路の一部として
使用しているので、第3の従来例及び図9に示された第
4の従来例のように後段にOR演算処理回路を設ける必
要が無く、回路素子数を大幅に低減することができる。
動回路をそのままOR演算処理を行う回路の一部として
使用しているので、第3の従来例及び図9に示された第
4の従来例のように後段にOR演算処理回路を設ける必
要が無く、回路素子数を大幅に低減することができる。
【0029】図4は第2の発明の一実施例を示す回路図
である。
である。
【0030】この実施例が図8に示された従来の差動回
路と相違する点は、トランジスタQ1,Q2のエミッタ
とトランジスタQ3のエミッタ及び定電流1の接続点と
を切り離し、この間にレベルシフト素子2cを接続した
点にある。
路と相違する点は、トランジスタQ1,Q2のエミッタ
とトランジスタQ3のエミッタ及び定電流1の接続点と
を切り離し、この間にレベルシフト素子2cを接続した
点にある。
【0031】この実施例においても、CMOS回路用の
論理レベルの入力信号IN3が0Vのときトランジスタ
Q3はオフとなり、トランジスタQ1,Q2は通常の差
動対として動作する。
論理レベルの入力信号IN3が0Vのときトランジスタ
Q3はオフとなり、トランジスタQ1,Q2は通常の差
動対として動作する。
【0032】このとき、トランジスタQ1,Q2のエミ
ッタ(節点N1)の電圧はレベルシフト素子2cにより
低下してトランジスタQ3のエミッタ(節点N2)に印
加されるので、入力信号IN1,IN2のレベルを下げ
なくてもトランジスタQ3のベース・エミッタ間の逆バ
イアス電圧Vebは低下し、トランジスタQ3のベース
・エミッタ間の逆耐電圧を高くしなくて済む。
ッタ(節点N1)の電圧はレベルシフト素子2cにより
低下してトランジスタQ3のエミッタ(節点N2)に印
加されるので、入力信号IN1,IN2のレベルを下げ
なくてもトランジスタQ3のベース・エミッタ間の逆バ
イアス電圧Vebは低下し、トランジスタQ3のベース
・エミッタ間の逆耐電圧を高くしなくて済む。
【0033】また、入力信号IN3が高レベルのとき、
トランジスタQ3はオンとなり、節点N2のレベルは高
くなる方向に移動するが、節点N2の電圧はトランジス
タQ1,Q2をレベルシフト素子2cにより分圧され、
このレベルシフト素子2cの分圧分だけ低くなってトラ
ンジスタQ1,Q2のエミッタに印加されるので、トラ
ンジスタQ1,Q2のベース・エミッタ間の逆バイアス
電圧Vebが低くなり、トランジスタQ1,Q2のベー
ス・エミッタ間の逆耐電圧を高くしなくて済む。
トランジスタQ3はオンとなり、節点N2のレベルは高
くなる方向に移動するが、節点N2の電圧はトランジス
タQ1,Q2をレベルシフト素子2cにより分圧され、
このレベルシフト素子2cの分圧分だけ低くなってトラ
ンジスタQ1,Q2のエミッタに印加されるので、トラ
ンジスタQ1,Q2のベース・エミッタ間の逆バイアス
電圧Vebが低くなり、トランジスタQ1,Q2のベー
ス・エミッタ間の逆耐電圧を高くしなくて済む。
【0034】図5は図4に示された実施例を、CMOS
回路用の論理レベルをもつ入力信号IN3及びECL回
路用の論理レベルをもつ入力信号IN1,IN2に対し
てOR演算処理を行う回路に適用した応用例を示す回路
図である。
回路用の論理レベルをもつ入力信号IN3及びECL回
路用の論理レベルをもつ入力信号IN1,IN2に対し
てOR演算処理を行う回路に適用した応用例を示す回路
図である。
【0035】この回路は、図4に示された回路に対し、
トランジスタQ2のベース入力を基準電圧Vrとし、レ
ベルシフト素子2cをダイオード接続された2つのトラ
ンジスタによるレベルシフト素子2d,2eの直列回路
とし、トランジスタQ1と並列にトランジスタQ4を設
けてこのトランジスタQ4のベースにECL回路用の論
理レベルをもつ第2の入力信号IN2を入力するように
したもので、入力信号IN1,IN2,IN3に対しO
R演算処理を行う回路となっている。
トランジスタQ2のベース入力を基準電圧Vrとし、レ
ベルシフト素子2cをダイオード接続された2つのトラ
ンジスタによるレベルシフト素子2d,2eの直列回路
とし、トランジスタQ1と並列にトランジスタQ4を設
けてこのトランジスタQ4のベースにECL回路用の論
理レベルをもつ第2の入力信号IN2を入力するように
したもので、入力信号IN1,IN2,IN3に対しO
R演算処理を行う回路となっている。
【0036】この応用例においても、各トランジスタQ
1〜Q4のベース・エミッタ間の逆耐電圧は、基本的に
は図4に示された実施例と同様の理由により高くしなく
て済む。
1〜Q4のベース・エミッタ間の逆耐電圧は、基本的に
は図4に示された実施例と同様の理由により高くしなく
て済む。
【0037】図6はこの応用例における、入力信号IN
1,IN2を低レベルにし入力信号IN3を0Vから電
源電圧Vcc(5V)まで変化させたときの各部の電位
を示す特性図である。トランジスタQ3のベース・エミ
ッタ間の逆バイアス電圧Vebは1.6V程度に抑えら
れる。
1,IN2を低レベルにし入力信号IN3を0Vから電
源電圧Vcc(5V)まで変化させたときの各部の電位
を示す特性図である。トランジスタQ3のベース・エミ
ッタ間の逆バイアス電圧Vebは1.6V程度に抑えら
れる。
【0038】この応用例においても、図4に示された差
動回路をそのままOR演算処理を行う回路の一部として
使用しているので、第3の従来例及び図9に示された第
4の従来例を使用してOR演算処理回路を構成する場合
に比べ、回路素子数が大幅に少なくなる。
動回路をそのままOR演算処理を行う回路の一部として
使用しているので、第3の従来例及び図9に示された第
4の従来例を使用してOR演算処理回路を構成する場合
に比べ、回路素子数が大幅に少なくなる。
【0039】
【発明の効果】以上説明したように本発明は、エミッタ
を共通接続する第1及び第2のトランジスタのエミッタ
と第3のトランジスタのエミッタとの間にレベルシフト
素子を設け、第1及び第2のトランジスタのエミッタ又
は第3のトランジスタのエミッタと接地電位点との間に
定電流源を設けた構成とすることにより、レベルシフト
素子により各トランジスタのエミッタに印加される電圧
が低下するので、各トランジスタのベース・エミッタ間
の逆耐電圧を高くしなくてもこれらトランジスタが破損
するのを防止でき、論理演算処理回路を構成する場合、
前段の回路の駆動能力を気にすることなく回路を構成す
ることができ、しかも回路素子の数を大幅に少なくする
ことができる効果がある。
を共通接続する第1及び第2のトランジスタのエミッタ
と第3のトランジスタのエミッタとの間にレベルシフト
素子を設け、第1及び第2のトランジスタのエミッタ又
は第3のトランジスタのエミッタと接地電位点との間に
定電流源を設けた構成とすることにより、レベルシフト
素子により各トランジスタのエミッタに印加される電圧
が低下するので、各トランジスタのベース・エミッタ間
の逆耐電圧を高くしなくてもこれらトランジスタが破損
するのを防止でき、論理演算処理回路を構成する場合、
前段の回路の駆動能力を気にすることなく回路を構成す
ることができ、しかも回路素子の数を大幅に少なくする
ことができる効果がある。
【図1】第1の発明の一実施例を示す回路図である。
【図2】図1に示された実施例をOR演算処理回路に適
用したときの一応用例を示す回路図である。
用したときの一応用例を示す回路図である。
【図3】図2に示された応用例の動作を説明するための
各部電圧の特性図である。
各部電圧の特性図である。
【図4】第2の発明の一実施例を示す回路図である。
【図5】図4に示された実施例をOR演算処理回路に適
用したときの一応用例を示す回路図である。
用したときの一応用例を示す回路図である。
【図6】図5に示された応用例の動作を説明するための
各部電圧の特性図である。
各部電圧の特性図である。
【図7】従来の差動回路の第1の例を示す回路図であ
る。
る。
【図8】従来の差動回路の第2の例を示す回路図であ
る。
る。
【図9】従来の差動回路の第4の例を示す回路図であ
る。
る。
1.1a〜1e 定電流源 2,2a〜2e レベルシフト素子 Q1〜Q5 トランジスタ R1〜R3 抵抗
Claims (2)
- 【請求項1】 コレクタに電源電圧が供給されベースに
ECL回路用の論理レベルの第1の入力信号を入力する
第1のトランジスタと、コレクタを出力端子と接続しエ
ミッタを前記第1のトランジスタのエミッタと接続しベ
ースに前記ECL回路用の論理レベルの第2の入力信号
を入力して前記第1のトランジスタと共に差動対を形成
する第2のトランジスタと、一端に前記電源電圧が供給
され他端を前記第2のトランジスタのコレクタと接続す
る負荷用の抵抗と、前記第1及び第2のトランジスタの
エミッタと接地電位点との間に接続された定電流源と、
コレクタに前記電源電圧が供給されベースにCMOS回
路用の論理レベルの第3の入力信号を入力する第3のト
ランジスタと、この第3のトランジスタのエミッタと前
記第1及び第2のトランジスタのエミッタとの間に接続
されたレベルシフト素子とを有することを特徴とする差
動回路。 - 【請求項2】 コレクタに電源電圧が供給されベースに
ECL回路用の論理レベルの第1の入力信号を入力する
第1のトランジスタと、コレクタを出力端子と接続しエ
ミッタを前記第1のトランジスタのエミッタと接続しベ
ースに前記ECL回路用の論理レベルの第2の入力信号
を入力して前記第1のトランジスタと共に差動対を形成
する第2のトランジスタと、一端に前記電源電圧が供給
され他端を前記第2のトランジスタのコレクタと接続す
る負荷用の抵抗と、一端を前記第1及び第2のトランジ
スタのエミッタに接続するレベルシフト素子と、コレク
タに前記電源電圧が供給されエミッタを前記レベルシフ
ト素子の他端と接続しベースにCMOS回路用の論理レ
ベルの第3の入力信号を入力する第3のトランジスタ
と、この第3のトランジスタのエミッタと接地電位点と
の間に接続された定電流源とを有することを特徴とする
差動回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03041476A JP3088116B2 (ja) | 1991-03-07 | 1991-03-07 | 差動回路 |
US07/842,050 US5266846A (en) | 1991-03-07 | 1992-02-26 | Differential circuit implemented by bipolar transistors free from excess base-emitter reverse bias voltage |
DE69220524T DE69220524T2 (de) | 1991-03-07 | 1992-03-06 | Differentialschaltung mit Bipolartransistoren, die frei von einer Beanspruchung durch eine inverse Basis-Emitter-Überspannung sind |
EP92301958A EP0505063B1 (en) | 1991-03-07 | 1992-03-06 | Differential circuit implemented by bipolar transistors free from excess base-emitter reverse bias voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03041476A JP3088116B2 (ja) | 1991-03-07 | 1991-03-07 | 差動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04278717A JPH04278717A (ja) | 1992-10-05 |
JP3088116B2 true JP3088116B2 (ja) | 2000-09-18 |
Family
ID=12609411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03041476A Expired - Fee Related JP3088116B2 (ja) | 1991-03-07 | 1991-03-07 | 差動回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5266846A (ja) |
EP (1) | EP0505063B1 (ja) |
JP (1) | JP3088116B2 (ja) |
DE (1) | DE69220524T2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5289055A (en) * | 1992-11-17 | 1994-02-22 | At&T Bell Laboratories | Digital ECL bipolar logic gates suitable for low-voltage operation |
US5396125A (en) * | 1993-09-09 | 1995-03-07 | Northern Telecom Limited | Current injection logic |
WO1998033275A1 (fr) * | 1997-01-22 | 1998-07-30 | Hitachi, Ltd. | Circuit a porte de puissance en entree, circuit integre a semi-conducteur et systeme a carte |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3535546A (en) * | 1968-02-12 | 1970-10-20 | Control Data Corp | Current mode logic |
DE1941264C3 (de) * | 1969-08-13 | 1975-07-17 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Asynchrone RS-Kippstufe in ECL-Technik |
US3569746A (en) * | 1970-02-06 | 1971-03-09 | Commissariat Energie Atomique | High speed nonsaturating logic circuit |
US3628059A (en) * | 1970-06-01 | 1971-12-14 | Fairchild Camera Instr Co | High voltage functional comparator |
JPS5550743A (en) * | 1978-10-11 | 1980-04-12 | Fujitsu Ltd | Level shift circuit |
US4491743A (en) * | 1982-03-16 | 1985-01-01 | Signetics Corporation | Voltage translator |
JPS58209226A (ja) * | 1982-05-31 | 1983-12-06 | Fujitsu Ltd | セツト回路 |
US4565976A (en) * | 1983-08-05 | 1986-01-21 | Advanced Micro Devices, Inc. | Interruptable voltage-controlled oscillator and phase-locked loop using same |
US4663544A (en) * | 1985-03-15 | 1987-05-05 | Ampex Corporation | High performance analog gate/absolute value circuit |
JPS63232621A (ja) * | 1987-03-20 | 1988-09-28 | Hitachi Ltd | スイツチ回路 |
US4928024A (en) * | 1988-05-13 | 1990-05-22 | Fujitsu Limited | Referenceless ECL logic circuit |
US5113095A (en) * | 1990-08-29 | 1992-05-12 | Motorola, Inc. | BiCMOS logic circuit with a CML output |
-
1991
- 1991-03-07 JP JP03041476A patent/JP3088116B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-26 US US07/842,050 patent/US5266846A/en not_active Expired - Fee Related
- 1992-03-06 DE DE69220524T patent/DE69220524T2/de not_active Expired - Fee Related
- 1992-03-06 EP EP92301958A patent/EP0505063B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69220524T2 (de) | 1997-10-09 |
JPH04278717A (ja) | 1992-10-05 |
EP0505063A1 (en) | 1992-09-23 |
EP0505063B1 (en) | 1997-06-25 |
DE69220524D1 (de) | 1997-07-31 |
US5266846A (en) | 1993-11-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |
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