JP3326804B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JP3326804B2 JP3326804B2 JP34278591A JP34278591A JP3326804B2 JP 3326804 B2 JP3326804 B2 JP 3326804B2 JP 34278591 A JP34278591 A JP 34278591A JP 34278591 A JP34278591 A JP 34278591A JP 3326804 B2 JP3326804 B2 JP 3326804B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンパレータ回路に関
する。
する。
【０００２】
【従来の技術】コンパレータ回路は、Ａ／Ｄ変換回路な
どの電子回路に広く用いられている。現在、高品位テレ
ビの発達により、高精度Ａ／Ｄ変換回路の要求が高まる
中、その精度の向上がますます望まれている。
どの電子回路に広く用いられている。現在、高品位テレ
ビの発達により、高精度Ａ／Ｄ変換回路の要求が高まる
中、その精度の向上がますます望まれている。
【０００３】図２に従来のコンパレータ回路の一例を示
す。この回路は、アイイーイーイー・ジャーナル・オブ
・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲ
ＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ），第２３巻，第６号，１９８８年１２月，第１３
４６頁に記載されているものである。図２を参照する
と、このコンパレータ回路は、前段が差動型プリアン
プ、後段が比較・ラッチ回路の２段構成となっている。
前段の差動型プリアンプでは、入力電圧（ＶＩＮ）と基
準電圧（Ｖｒｅｆ ）が入力バッファを介して、差動対
を構成する第１，２ＮＰＮバイポーラトランジスタＱ１
，Ｑ２ のそれぞれのベースに入力され、電位差（Ｖ
ＩＮ−Ｖｒｅｆ ）が増幅される。そして増幅された信
号は後段の比較・ラッチ回路に入力される。入力された
信号は入力バッファを介して差動対を構成する第３，４
ＮＰＮバイポーラトランジスタＱ３ ，Ｑ４ のベース
に入力される。コンパレータ駆動信号φが“Ｈ”のとき
に入力電圧と基準電圧とが比較される。もしＶＩＮ＞Ｖ
ｒｅｆ ならば出力Ｑ Ｎ は“Ｈ”にＱＲ は“Ｌ”に
なる。次に、コンパレータ駆動信号“φ”が“Ｌ”にな
りラッチ信号（反転φ信号）が“Ｈ”になり、その間出
力は一定に保たれる。
す。この回路は、アイイーイーイー・ジャーナル・オブ
・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲ
ＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ），第２３巻，第６号，１９８８年１２月，第１３
４６頁に記載されているものである。図２を参照する
と、このコンパレータ回路は、前段が差動型プリアン
プ、後段が比較・ラッチ回路の２段構成となっている。
前段の差動型プリアンプでは、入力電圧（ＶＩＮ）と基
準電圧（Ｖｒｅｆ ）が入力バッファを介して、差動対
を構成する第１，２ＮＰＮバイポーラトランジスタＱ１
，Ｑ２ のそれぞれのベースに入力され、電位差（Ｖ
ＩＮ−Ｖｒｅｆ ）が増幅される。そして増幅された信
号は後段の比較・ラッチ回路に入力される。入力された
信号は入力バッファを介して差動対を構成する第３，４
ＮＰＮバイポーラトランジスタＱ３ ，Ｑ４ のベース
に入力される。コンパレータ駆動信号φが“Ｈ”のとき
に入力電圧と基準電圧とが比較される。もしＶＩＮ＞Ｖ
ｒｅｆ ならば出力Ｑ Ｎ は“Ｈ”にＱＲ は“Ｌ”に
なる。次に、コンパレータ駆動信号“φ”が“Ｌ”にな
りラッチ信号（反転φ信号）が“Ｈ”になり、その間出
力は一定に保たれる。
【０００４】
【発明が解決しようとする課題】以上説明したコンパレ
ータ回路は、２２個のＮＰＮトランジスタと１２個の抵
抗で構成されている。Ｎビットの並列型Ａ／Ｄ変換器に
必要なコンパレータ回路の下図は２N −１個である。例
えばＮ＝１０ビットの場合、必要なコンパレータ回路の
数は１０２３個である。したがって分解能が上がれば、
その分チップサイズや消費電流の増加が問題となる。し
たがって、本発明の目的はチップサイズや消費電流の軽
減を実現する、構成素子数の少ないコンパレータ回路を
提供することである。
ータ回路は、２２個のＮＰＮトランジスタと１２個の抵
抗で構成されている。Ｎビットの並列型Ａ／Ｄ変換器に
必要なコンパレータ回路の下図は２N −１個である。例
えばＮ＝１０ビットの場合、必要なコンパレータ回路の
数は１０２３個である。したがって分解能が上がれば、
その分チップサイズや消費電流の増加が問題となる。し
たがって、本発明の目的はチップサイズや消費電流の軽
減を実現する、構成素子数の少ないコンパレータ回路を
提供することである。
【０００５】
【課題を解決するための手段】本発明のコンパレータ回
路は、ゲートがバイアス端子に、ソースが第１の電源
に、ドレインが第１のインバータの入力端子に接続され
た第１ＭＯＳトランジスタと、ゲートが第１のスイッチ
の一端に、ソースが第１の電源に、ドレインが第１のイ
ンバータの入力端子に接続された第２ＭＯＳトランジス
タと、一端が前記第２ＭＯＳのゲートに、他端が第１の
電源または第２のインバータの入力端子に接続切り替え
ができる第１のスイッチと、一端が第３ＭＯＳのゲート
に、他端が第１の電源または第１のインバータの入力端
子に接続切り替えができる第２のスイッチと、ゲートが
前記第２のスイッチの一端に、ソースが第１の電源に、
ドレインが第２のインバータの入力端子に接続された第
３ＭＯＳトランジスタと、ゲートがバイアス端子に、ソ
ースが第１の電源に、ドレインが第２のインバータの入
力端子に接続された第４ＭＯＳトランジスタと、入力端
子が前記第１、２ＭＯＳトランジスタに接続され、出力
端子が正転出力端子に接続された第１インバータと、入
力端子が前記第３，４ＭＯＳトランジスタに接続され、
出力端子が反転出力端子に接続された第２インバータ
と、コレクタが前記第１のインバータの入力端子に接続
され、ベースが入力電圧端子に、エミッタが第１の電流
源に接続された第１バイポーラトランジスタと、コレク
タが前記第２インバータの入力端子に、ベースが比較電
圧入力端子に、エミッタが第１の電流源に接続された第
２バイポーラトランジスタと、一端が前記第１，２バイ
ポーラトランジスタのエミッタに、他端が第２の電源に
接続されている第１の電流源を含むことを特徴とする。
路は、ゲートがバイアス端子に、ソースが第１の電源
に、ドレインが第１のインバータの入力端子に接続され
た第１ＭＯＳトランジスタと、ゲートが第１のスイッチ
の一端に、ソースが第１の電源に、ドレインが第１のイ
ンバータの入力端子に接続された第２ＭＯＳトランジス
タと、一端が前記第２ＭＯＳのゲートに、他端が第１の
電源または第２のインバータの入力端子に接続切り替え
ができる第１のスイッチと、一端が第３ＭＯＳのゲート
に、他端が第１の電源または第１のインバータの入力端
子に接続切り替えができる第２のスイッチと、ゲートが
前記第２のスイッチの一端に、ソースが第１の電源に、
ドレインが第２のインバータの入力端子に接続された第
３ＭＯＳトランジスタと、ゲートがバイアス端子に、ソ
ースが第１の電源に、ドレインが第２のインバータの入
力端子に接続された第４ＭＯＳトランジスタと、入力端
子が前記第１、２ＭＯＳトランジスタに接続され、出力
端子が正転出力端子に接続された第１インバータと、入
力端子が前記第３，４ＭＯＳトランジスタに接続され、
出力端子が反転出力端子に接続された第２インバータ
と、コレクタが前記第１のインバータの入力端子に接続
され、ベースが入力電圧端子に、エミッタが第１の電流
源に接続された第１バイポーラトランジスタと、コレク
タが前記第２インバータの入力端子に、ベースが比較電
圧入力端子に、エミッタが第１の電流源に接続された第
２バイポーラトランジスタと、一端が前記第１，２バイ
ポーラトランジスタのエミッタに、他端が第２の電源に
接続されている第１の電流源を含むことを特徴とする。
【０００６】
【実施例】次に本発明の最適な実施例について説明す
る。図１（ａ）は本発明の第１の実施例の回路図を示
す。図１（ｂ）は図１（ａ）に示した回路中のスイッチ
と定電流源を具体化して示した回路図である。図１
（ａ）で示したスイッチはＭＯＳトランジスタＭ5 〜Ｍ
8 で構成されている。定電流源はＮＰＮバイポーラトラ
ンジスタＱ3 で構成されており、そのベースは第２の電
源（電位ＶDD2 ）に接続されている。実施例の構成と図
２に示した従来例の構成の差異は、従来プリアンプ回路
と比較・ラッチ回路が分けられて２段構成になっていた
ものを１段にまとめる構成にしたことと、それによりバ
イポーラトランジスタの数が２２個から３個に減ったこ
とである。さらにラッチ回路をＭＯＳトランジスタ８個
で実現したところにある。
る。図１（ａ）は本発明の第１の実施例の回路図を示
す。図１（ｂ）は図１（ａ）に示した回路中のスイッチ
と定電流源を具体化して示した回路図である。図１
（ａ）で示したスイッチはＭＯＳトランジスタＭ5 〜Ｍ
8 で構成されている。定電流源はＮＰＮバイポーラトラ
ンジスタＱ3 で構成されており、そのベースは第２の電
源（電位ＶDD2 ）に接続されている。実施例の構成と図
２に示した従来例の構成の差異は、従来プリアンプ回路
と比較・ラッチ回路が分けられて２段構成になっていた
ものを１段にまとめる構成にしたことと、それによりバ
イポーラトランジスタの数が２２個から３個に減ったこ
とである。さらにラッチ回路をＭＯＳトランジスタ８個
で実現したところにある。
【０００７】以下に動作について説明する。第２バイポ
ーラトランジスタＱ2 のベースには基準電圧Ｖref が印
加されている。増幅モードでは、第１，４ＭＯＳトラン
ジスタＭ1 ，Ｍ4 が飽和状態にあるようそれぞれのゲー
トに適当なバイアス電圧ＶB1が印加されている。第５，
第６ＭＯＳトランジスタＭ5 ，Ｍ6 のゲートに加わるラ
ッチ回路駆動信号φは“Ｌ”に設定されており、これら
２つのＭＯＳトランジスタＭ5 ，Ｍ6 はオン状態にあ
る。従って第２，第３ＭＯＳトランジスタＭ2 ，Ｍ3 の
ゲート電位が第１の電位レベル（ＶDD1 ）まで引き上げ
られるので、第２，第３ＭＯＳトランジスタＭ2 ，Ｍ3
はオフ状態になる。第７，第８ＭＯＳトランジスタ
Ｍ7 ，Ｍ8 のゲートに加わる反転ラッチ回路駆動信号は
“Ｈ”に設定されており、これら２つのＭＯＳトランジ
スタＭ7 ，Ｍ8 はオフ状態である。よって増幅モードで
はＭＯＳトランジスタＭ1 ，Ｍ4 がそれぞれバイポーラ
トランジスタＱ1 ，Ｑ2 の負荷として差動アンプを形成
し、入力電圧ＶINと基準電圧Ｖref との電圧差の増幅が
行われる。ＶIN＞Ｖref の場合について考える。この場
合、バイポーラトランジスタＱ1 に流れ込むコレクタ電
流はバイポーラトランジスタＱ2 のコレクタ電流に比較
して大きくなる。比較・ラッチモードに入ると、バイア
ス電圧ＶB1はＶDD1 に、ラッチ回路駆動信号φは“Ｈ”
に切り替わり、ＭＯＳトランジスタＭ1 ，Ｍ4 ，Ｍ5 ，
Ｍ6 はオフになる。同時に反転ラッチ回路駆動信号が
“Ｌ”に切り替わり第７，第８ＭＯＳトランジスタ
Ｍ7 ，Ｍ8 がオンになることにより、ＭＯＳトランジス
タＭ2 ，Ｍ3 によってラッチ回路が構成される。これに
より第１，第２のインバータ回路の入力端子側電位は瞬
間下がりだすが、バイポーラトランジスタＱ1 とＱ2 に
流れ込む電流値の差とラッチ回路構成により、ＭＯＳト
ランジスタＭ2 のゲート電位は逆に上がりはじめ、ＭＯ
ＳトランジスタＭ3 のゲート電位は更に下がる。したが
って出力ＱN が“Ｈ”に出力ＱR が“Ｌ”になる。以上
のことから、バイポーラトランジスタＱ1 に入力された
入力電圧ＶINが基準電圧Ｖref より大きい場合のコンパ
レータの出力結果は、出力ＱN が“Ｈ”、出力ＱR が
“Ｌ”であり、コンパレータとして機能することが分
る。すなわち、バイポーラトランジスタ３個とＭＯＳト
ランジスタ８個でコンパレータ回路が構成でき、入出力
のバッファを除いて考えれば、、従来技術ではコンパレ
ータ回路の構成に１０個のバイポーラトランジスタと６
個の抵抗とを必要としたのが、本発明ではずっと少ない
素子数ですむ。
ーラトランジスタＱ2 のベースには基準電圧Ｖref が印
加されている。増幅モードでは、第１，４ＭＯＳトラン
ジスタＭ1 ，Ｍ4 が飽和状態にあるようそれぞれのゲー
トに適当なバイアス電圧ＶB1が印加されている。第５，
第６ＭＯＳトランジスタＭ5 ，Ｍ6 のゲートに加わるラ
ッチ回路駆動信号φは“Ｌ”に設定されており、これら
２つのＭＯＳトランジスタＭ5 ，Ｍ6 はオン状態にあ
る。従って第２，第３ＭＯＳトランジスタＭ2 ，Ｍ3 の
ゲート電位が第１の電位レベル（ＶDD1 ）まで引き上げ
られるので、第２，第３ＭＯＳトランジスタＭ2 ，Ｍ3
はオフ状態になる。第７，第８ＭＯＳトランジスタ
Ｍ7 ，Ｍ8 のゲートに加わる反転ラッチ回路駆動信号は
“Ｈ”に設定されており、これら２つのＭＯＳトランジ
スタＭ7 ，Ｍ8 はオフ状態である。よって増幅モードで
はＭＯＳトランジスタＭ1 ，Ｍ4 がそれぞれバイポーラ
トランジスタＱ1 ，Ｑ2 の負荷として差動アンプを形成
し、入力電圧ＶINと基準電圧Ｖref との電圧差の増幅が
行われる。ＶIN＞Ｖref の場合について考える。この場
合、バイポーラトランジスタＱ1 に流れ込むコレクタ電
流はバイポーラトランジスタＱ2 のコレクタ電流に比較
して大きくなる。比較・ラッチモードに入ると、バイア
ス電圧ＶB1はＶDD1 に、ラッチ回路駆動信号φは“Ｈ”
に切り替わり、ＭＯＳトランジスタＭ1 ，Ｍ4 ，Ｍ5 ，
Ｍ6 はオフになる。同時に反転ラッチ回路駆動信号が
“Ｌ”に切り替わり第７，第８ＭＯＳトランジスタ
Ｍ7 ，Ｍ8 がオンになることにより、ＭＯＳトランジス
タＭ2 ，Ｍ3 によってラッチ回路が構成される。これに
より第１，第２のインバータ回路の入力端子側電位は瞬
間下がりだすが、バイポーラトランジスタＱ1 とＱ2 に
流れ込む電流値の差とラッチ回路構成により、ＭＯＳト
ランジスタＭ2 のゲート電位は逆に上がりはじめ、ＭＯ
ＳトランジスタＭ3 のゲート電位は更に下がる。したが
って出力ＱN が“Ｈ”に出力ＱR が“Ｌ”になる。以上
のことから、バイポーラトランジスタＱ1 に入力された
入力電圧ＶINが基準電圧Ｖref より大きい場合のコンパ
レータの出力結果は、出力ＱN が“Ｈ”、出力ＱR が
“Ｌ”であり、コンパレータとして機能することが分
る。すなわち、バイポーラトランジスタ３個とＭＯＳト
ランジスタ８個でコンパレータ回路が構成でき、入出力
のバッファを除いて考えれば、、従来技術ではコンパレ
ータ回路の構成に１０個のバイポーラトランジスタと６
個の抵抗とを必要としたのが、本発明ではずっと少ない
素子数ですむ。
【０００８】
【発明の効果】以上説明したように本発明によれば、従
来技術に比べてコンパレータ回路を少ない素子数で実現
できる。
来技術に比べてコンパレータ回路を少ない素子数で実現
できる。
【図１】分図（ａ）は、本発明の一実施例の回路構成を
示す回路図である。分図（ｂ）は、分図（ａ）に示す回
路図中のスイッチおよび定電流源を具体化して表した回
路図である。
示す回路図である。分図（ｂ）は、分図（ａ）に示す回
路図中のスイッチおよび定電流源を具体化して表した回
路図である。
【図２】従来のコンパレータ回路の一例の回路図であ
る。
る。
Ｍ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 ，Ｍ5 ，Ｍ6 ＰＭＯＳトラ
ンジスタ Ｍ7 ，Ｍ8 ＭＯＳトランジスタ Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ＮＰＮバイポーラト
ランジスタ Ｉ 定電流源
ンジスタ Ｍ7 ，Ｍ8 ＭＯＳトランジスタ Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ＮＰＮバイポーラト
ランジスタ Ｉ 定電流源
Claims (1)
- 【請求項１】 ゲートがバイアス端子に、ソースが第１
の電源に、ドレインが反転出力端子に接続された第１Ｍ
ＯＳトランジスタと、 ゲートが第１のスイッチの一端に、ソースが前記第１の
電源に、ドレインが前記反転出力端子に接続された第２
ＭＯＳトランジスタと、 一端が前記第２ＭＯＳトランジスタのゲートに、他端が
前記第１の電源および正転出力端子の端子のいずれかに
切り替え可能に接続された第１のスイッチと、 一端が第３ＭＯＳトランジスタのゲートに、他端が前記
第１の電源および前記反転出力端子のいずれかに切り替
え可能に接続された第２のスイッチと、 ゲートが前記第２のスイッチの一端に、ソースが前記第
１の電源に、ドレインが前記正転出力端子に接続された
第３ＭＯＳトランジスタと、 ゲートが前記バイアス端子に、ソースが前記第１の電源
に、ドレインが前記正転出力端子に接続された第４ＭＯ
Ｓトランジスタと、 コレクタが前記反転出力端子に接続され、ベースが入力
電圧端子に、エミッタが第１の電流源に接続された第１
バイポーラトランジスタと、 コレクタが前記正転出力端子に、ベースが基準電圧入力
端子に、エミッタが前記第１の電流源に接続された第２
バイポーラトランジスタと、 一端が前記第１バイポーラトランジスタのエミッタおよ
び前記第２バイポーラトランジスタのエミッタに、他端
が第２の電源に接続された第１の電流源からなるコンパ
レータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34278591A JP3326804B2 (ja) | 1991-12-25 | 1991-12-25 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34278591A JP3326804B2 (ja) | 1991-12-25 | 1991-12-25 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218817A JPH05218817A (ja) | 1993-08-27 |
| JP3326804B2 true JP3326804B2 (ja) | 2002-09-24 |
Family
ID=18356484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34278591A Expired - Fee Related JP3326804B2 (ja) | 1991-12-25 | 1991-12-25 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326804B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118117994B (zh) * | 2024-04-28 | 2024-06-25 | 成都纳川微电子科技有限公司 | 一种应用于Flash ADC的比较器及失调校正方法 |
-
1991
- 1991-12-25 JP JP34278591A patent/JP3326804B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218817A (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020611 |
|
| LAPS | Cancellation because of no payment of annual fees |