JP2981496B2 - 半導体出力回路 - Google Patents
半導体出力回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、出力電圧の時間的変化
率を小さくし、スイッチングノイズを抑制した半導体出
力回路に関する。
率を小さくし、スイッチングノイズを抑制した半導体出
力回路に関する。
【０００２】
【従来の技術】図１は従来の半導体バッファ回路を示す
回路図である。この半導体バッファ回路は１段目のCMOS
インバータ回路と、これに並列的に接続された２段目の
CMOSインバータ回路及びBiCMOSインバータ回路とにて構
成されている。
回路図である。この半導体バッファ回路は１段目のCMOS
インバータ回路と、これに並列的に接続された２段目の
CMOSインバータ回路及びBiCMOSインバータ回路とにて構
成されている。
【０００３】１段目のCMOSインバータ回路は、ｐチャネ
ルMOS 電界効果型トランジスタ( 以下単にｐチャネルMO
S トランジスタという）１、ｎチャネルMOS 電界効果型
トランジスタ（以下単にｎチャネルMOS トランジスタと
いう）２にて、また２段目のCMOSインバータ回路は同じ
くｐチャネルMOS トランジスタ３、ｎチャネルMOS トラ
ンジスタ４にて、更に２段目のBiCMOSインバータ回路は
ｐチャネルMOS トランジスタ５、ｎチャネルMOS トラン
ジスタ６，７、npn 型のバイポーラトランジスタ８，
９、及び抵抗10にて夫々構成されている。
ルMOS 電界効果型トランジスタ( 以下単にｐチャネルMO
S トランジスタという）１、ｎチャネルMOS 電界効果型
トランジスタ（以下単にｎチャネルMOS トランジスタと
いう）２にて、また２段目のCMOSインバータ回路は同じ
くｐチャネルMOS トランジスタ３、ｎチャネルMOS トラ
ンジスタ４にて、更に２段目のBiCMOSインバータ回路は
ｐチャネルMOS トランジスタ５、ｎチャネルMOS トラン
ジスタ６，７、npn 型のバイポーラトランジスタ８，
９、及び抵抗10にて夫々構成されている。
【０００４】１段目のCMOSインバータ回路を構成するｐ
チャネルMOS トランジスタ１のソースは高電位電源11
に、またｎチャネルMOS トランジスタ２のソースは低電
位電源12に、更に各ゲートは入力端INに夫々接続されて
いる。
チャネルMOS トランジスタ１のソースは高電位電源11
に、またｎチャネルMOS トランジスタ２のソースは低電
位電源12に、更に各ゲートは入力端INに夫々接続されて
いる。
【０００５】２段目のCMOSインバータ回路を構成するｐ
チャネルMOS トランジスタ３のソースは高電位電源11
に、またｎチャネルMOS トランジスタ４のソースは低電
位電源12に、更に各ゲートは前記ｐチャネルMOS トラン
ジスタ１とｎチャネルMOS トランジスタ２との接続部の
中間に夫々接続されている。
チャネルMOS トランジスタ３のソースは高電位電源11
に、またｎチャネルMOS トランジスタ４のソースは低電
位電源12に、更に各ゲートは前記ｐチャネルMOS トラン
ジスタ１とｎチャネルMOS トランジスタ２との接続部の
中間に夫々接続されている。
【０００６】そして２段目のBiCMOSインバータ回路を構
成するｐチャネルMOS トランジスタ５、ｎチャネルMOS
トランジスタ６は相互にそのドレインを接続され、ｐチ
ャネルMOS トランジスタ５のソースは高電位電源11に、
ｎチャネルMOS トランジスタ６のソースは低電位電源12
に、更に各ゲートはｎチャネルMOS トランジスタ７及び
ｐチャネルMOS トランジスタ３，ｎチャネルMOS トラン
ジスタ４のゲートと共に、１段目のCMOSインバータ回路
を構成する前記ｐチャネルMOS トランジスタ１とｎチャ
ネルMOS トランジスタ２との接続部の中間に接続されて
いる。ｎチャネルMOS トランジスタ７のソースは抵抗10
を介在させて低電位電源12に接続されている。
成するｐチャネルMOS トランジスタ５、ｎチャネルMOS
トランジスタ６は相互にそのドレインを接続され、ｐチ
ャネルMOS トランジスタ５のソースは高電位電源11に、
ｎチャネルMOS トランジスタ６のソースは低電位電源12
に、更に各ゲートはｎチャネルMOS トランジスタ７及び
ｐチャネルMOS トランジスタ３，ｎチャネルMOS トラン
ジスタ４のゲートと共に、１段目のCMOSインバータ回路
を構成する前記ｐチャネルMOS トランジスタ１とｎチャ
ネルMOS トランジスタ２との接続部の中間に接続されて
いる。ｎチャネルMOS トランジスタ７のソースは抵抗10
を介在させて低電位電源12に接続されている。
【０００７】バイポーラトランジスタ８はベースが前記
ｐチャネルMOS トランジスタ５とｎチャネルMOS トラン
ジスタ６との接続部の中間に、またコレクタは高電位電
源11に接続され、一方バイポーラトランジスタ９はベー
スが前記ｎチャネルMOS トランジスタ７のソースと抵抗
10との接続部の中間に、またエミッタは低電位電源12に
接続されている。そしてバイポーラトランジスタ８，９
のコレクタは相互に接続されると共に、その中間部は前
記ｐチャネルMOS トランジスタ３とｎチャネルMOS トラ
ンジスタ４との接続部の中間、及びｎチャネルMOS トラ
ンジスタ７のドレインと共に、出力端OUT に接続されて
いる。
ｐチャネルMOS トランジスタ５とｎチャネルMOS トラン
ジスタ６との接続部の中間に、またコレクタは高電位電
源11に接続され、一方バイポーラトランジスタ９はベー
スが前記ｎチャネルMOS トランジスタ７のソースと抵抗
10との接続部の中間に、またエミッタは低電位電源12に
接続されている。そしてバイポーラトランジスタ８，９
のコレクタは相互に接続されると共に、その中間部は前
記ｐチャネルMOS トランジスタ３とｎチャネルMOS トラ
ンジスタ４との接続部の中間、及びｎチャネルMOS トラ
ンジスタ７のドレインと共に、出力端OUT に接続されて
いる。
【０００８】次にこのような回路の動作を図２に示す波
形図と共に説明する。入力端INから、例えば図２(a) に
示す如くローレベル「Ｌ」からハイレベル「Ｈ」とな
り、一定時間後ローレベル「Ｌ」となる信号が入力され
たとすると、先ず入力端INの電位がローレベル「Ｌ」か
らハイレベル「Ｈ」に変遷するとｎチャネルMOS トラン
ジスタ２がオン状態となって低電位電源12と接続され、
図２(b)に示す如くノードＮ1 の電位がローレベルとな
り、ｐチャネルMOS トランジスタ３，５、ｎチャネルMO
S トランジスタ４，６，７の各ゲートがローレベルとな
る。
形図と共に説明する。入力端INから、例えば図２(a) に
示す如くローレベル「Ｌ」からハイレベル「Ｈ」とな
り、一定時間後ローレベル「Ｌ」となる信号が入力され
たとすると、先ず入力端INの電位がローレベル「Ｌ」か
らハイレベル「Ｈ」に変遷するとｎチャネルMOS トラン
ジスタ２がオン状態となって低電位電源12と接続され、
図２(b)に示す如くノードＮ1 の電位がローレベルとな
り、ｐチャネルMOS トランジスタ３，５、ｎチャネルMO
S トランジスタ４，６，７の各ゲートがローレベルとな
る。
【０００９】これによって、ｐチャネルMOS トランジス
タ３，５がオン状態となり、夫々高電位電源11と接続さ
れ、バイポーラトランジスタ８がオン状態となり、図２
(c)に示す如く出力端OUT の電位はハイレベルとなる。
この過程ではバイポーラトランジスタ９には直接高電位
電源11の電位が印加されるからバイポーラトランジスタ
８が急激にオン状態となる結果、図２(c) に示す如く出
力端OUT がローレベルからハイレベルに低出力インピー
ダンスで充電され、その変遷時の勾配は入力端INの電位
がローレベルからハイレベルに変遷するときの勾配と殆
ど変わらない。
タ３，５がオン状態となり、夫々高電位電源11と接続さ
れ、バイポーラトランジスタ８がオン状態となり、図２
(c)に示す如く出力端OUT の電位はハイレベルとなる。
この過程ではバイポーラトランジスタ９には直接高電位
電源11の電位が印加されるからバイポーラトランジスタ
８が急激にオン状態となる結果、図２(c) に示す如く出
力端OUT がローレベルからハイレベルに低出力インピー
ダンスで充電され、その変遷時の勾配は入力端INの電位
がローレベルからハイレベルに変遷するときの勾配と殆
ど変わらない。
【００１０】一方入力端INの電位が図２(a) に示す如く
ハイレベルからローレベルに変化した場合には、ｐチャ
ネルMOS トランジスタ１がオン状態となって高電位電源
11と接続され、ノードＮ1 の電位はハイレベルとなる。
従ってｎチャネルMOS トランジスタ４，６，７がオン状
態となって夫々低電位電源12と接続され、出力端OUTの
電位は電荷が引抜かれバイポーラトランジスタ９がオン
状態となり、出力端OUT の電位はローレベルとなる。
ハイレベルからローレベルに変化した場合には、ｐチャ
ネルMOS トランジスタ１がオン状態となって高電位電源
11と接続され、ノードＮ1 の電位はハイレベルとなる。
従ってｎチャネルMOS トランジスタ４，６，７がオン状
態となって夫々低電位電源12と接続され、出力端OUTの
電位は電荷が引抜かれバイポーラトランジスタ９がオン
状態となり、出力端OUT の電位はローレベルとなる。
【００１１】バイポーラトランジスタ９がオン状態とな
る過程では、そのベースには抵抗10を通じて電流が流れ
るためバイポーラトランジスタ９が若干の遅れは生じる
ものの、図２(c) に示す如く、出力端OUT の電位がハイ
レベルからローレベルに低出力インピーダンスで充電さ
れ、その変遷過程の勾配は図２(a) に示す入力端INがハ
イレベルからローレベルに変遷する過程の勾配と殆ど変
わらない。
る過程では、そのベースには抵抗10を通じて電流が流れ
るためバイポーラトランジスタ９が若干の遅れは生じる
ものの、図２(c) に示す如く、出力端OUT の電位がハイ
レベルからローレベルに低出力インピーダンスで充電さ
れ、その変遷過程の勾配は図２(a) に示す入力端INがハ
イレベルからローレベルに変遷する過程の勾配と殆ど変
わらない。
【００１２】
【発明が解決しようとする課題】ところでこのような従
来の半導体出力回路にあっては、出力段である第２段目
のバイポーラトランジスタ８，９は夫々ｐチャネルMOS
トランジスタ５，ｎチャネルMOS トランジスタ７が夫々
オン状態となったとき急激にオン状態となり、それだけ
信号伝達速度は早くなる反面、出力電圧の時間的変化率
が大きいため、伝送線上の反射ノイズ, 電源線上のスパ
イクノイズ等のスイッチングノイズが発生し、誤動作の
原因となるという問題があった。本発明はかかる事情に
鑑みなされたものであって、その目的とするところは出
力波形の時間的変化率を小さくし、スイッチングノイズ
を抑制し、信頼性の向上を図った半導体出力回路を提供
するにある。
来の半導体出力回路にあっては、出力段である第２段目
のバイポーラトランジスタ８，９は夫々ｐチャネルMOS
トランジスタ５，ｎチャネルMOS トランジスタ７が夫々
オン状態となったとき急激にオン状態となり、それだけ
信号伝達速度は早くなる反面、出力電圧の時間的変化率
が大きいため、伝送線上の反射ノイズ, 電源線上のスパ
イクノイズ等のスイッチングノイズが発生し、誤動作の
原因となるという問題があった。本発明はかかる事情に
鑑みなされたものであって、その目的とするところは出
力波形の時間的変化率を小さくし、スイッチングノイズ
を抑制し、信頼性の向上を図った半導体出力回路を提供
するにある。
【００１３】
【課題を解決するための手段】第１の発明に係る半導体
出力回路は、１段目のCMOSインバータ回路と、２段目の
CMOSインバータ回路と、２段目のCMOSインバータ回路に
並列に接続されたBiCMOSインバータ回路とを備えた半導
体出力回路において、前記BiCMOSインバータ回路を構成
するMOS トランジスタのドレインに、これと直列に固定
抵抗を接続したことを特徴とする。
出力回路は、１段目のCMOSインバータ回路と、２段目の
CMOSインバータ回路と、２段目のCMOSインバータ回路に
並列に接続されたBiCMOSインバータ回路とを備えた半導
体出力回路において、前記BiCMOSインバータ回路を構成
するMOS トランジスタのドレインに、これと直列に固定
抵抗を接続したことを特徴とする。
【００１４】第２の発明に係る半導体出力回路は、１段
目のCMOSインバータ回路と、２段目のCMOSインバータ回
路と、２段目のCMOSインバータ回路に並列に接続された
BiCMOSインバータ回路とを備えた半導体出力回路におい
て、前記BiCMOSインバータ回路を構成するMOS トランジ
スタのソースとバイポーラトランジスタのベースとの間
にこれらと直列に固定抵抗を接続したことを特徴とす
る。
目のCMOSインバータ回路と、２段目のCMOSインバータ回
路と、２段目のCMOSインバータ回路に並列に接続された
BiCMOSインバータ回路とを備えた半導体出力回路におい
て、前記BiCMOSインバータ回路を構成するMOS トランジ
スタのソースとバイポーラトランジスタのベースとの間
にこれらと直列に固定抵抗を接続したことを特徴とす
る。
【００１５】
【作用】第１の発明にあっては、BiCMOSインバータ回路
を構成するMOS トランジスタのドレイン側に固定抵抗を
直列接続したから、この固定抵抗によって出力インピー
ダンスが大きくなり、出力電圧の時間的変化率が低減さ
れることとなる。第２の本発明にあっては、BiCMOSイン
バータを構成するMOS トランジスタのソースとバイポー
ラトランジスタのベースとの間にこれらと直列に固定抵
抗を接続したから、この固定抵抗によって出力インピー
ダンスが大きくなり、出力電圧の時間的変化率が低減さ
れることとなる。
を構成するMOS トランジスタのドレイン側に固定抵抗を
直列接続したから、この固定抵抗によって出力インピー
ダンスが大きくなり、出力電圧の時間的変化率が低減さ
れることとなる。第２の本発明にあっては、BiCMOSイン
バータを構成するMOS トランジスタのソースとバイポー
ラトランジスタのベースとの間にこれらと直列に固定抵
抗を接続したから、この固定抵抗によって出力インピー
ダンスが大きくなり、出力電圧の時間的変化率が低減さ
れることとなる。
【００１６】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図３は本発明に係る半導体出力回路
の回路図であり、１段目のCMOSインバータ回路に対して
２段目のCMOSインバータ回路と２段目のBiCMOSインバー
タ回路とが並列に接続されている。１段目のCMOSインバ
ータ回路はｐチャネルMOS 電界効果型トランジスタ（以
下単にｐチャネルMOS トランジスタと記す）１、２はｎ
チャネルMOS 電界効果型トランジスタ（以下単にｎチャ
ネルMOS トランジスタと記す）２のドレインを相互に直
列接続して構成され、ｐチャネルMOS トランジスタ１の
ソースは高電位電源11に、またｎチャネルMOS トランジ
スタ２のソースは低電位電源12に夫々接続され、更に各
ゲートは夫々入力端INに接続されている。
具体的に説明する。図３は本発明に係る半導体出力回路
の回路図であり、１段目のCMOSインバータ回路に対して
２段目のCMOSインバータ回路と２段目のBiCMOSインバー
タ回路とが並列に接続されている。１段目のCMOSインバ
ータ回路はｐチャネルMOS 電界効果型トランジスタ（以
下単にｐチャネルMOS トランジスタと記す）１、２はｎ
チャネルMOS 電界効果型トランジスタ（以下単にｎチャ
ネルMOS トランジスタと記す）２のドレインを相互に直
列接続して構成され、ｐチャネルMOS トランジスタ１の
ソースは高電位電源11に、またｎチャネルMOS トランジ
スタ２のソースは低電位電源12に夫々接続され、更に各
ゲートは夫々入力端INに接続されている。
【００１７】２段目のCMOSインバータ回路は、ｐチャネ
ルMOS トランジスタ３、ｎチャネルMOS トランジスタ４
のドレインを相互に直列接続して構成され、ｐチャネル
MOSトランジスタ３のソースは高電位電源11に、またｎ
チャネルMOS トランジスタ４のソースは低電位電源12に
夫々接続され、更に各ゲートは夫々前記ｐチャネルMOS
トランジスタ１とｎチャネルMOS トランジスタ２との接
続部の中間に接続されている。
ルMOS トランジスタ３、ｎチャネルMOS トランジスタ４
のドレインを相互に直列接続して構成され、ｐチャネル
MOSトランジスタ３のソースは高電位電源11に、またｎ
チャネルMOS トランジスタ４のソースは低電位電源12に
夫々接続され、更に各ゲートは夫々前記ｐチャネルMOS
トランジスタ１とｎチャネルMOS トランジスタ２との接
続部の中間に接続されている。
【００１８】そして出力段である２段目のBiCMOSインバ
ータ回路はｐチャネルMOS トランジスタ５、ｎチャネル
MOS トランジスタ６，７、バイポーラトランジスタ８，
９、及び抵抗10で構成されている。ｐチャネルMOS トラ
ンジスタ５，ｎチャネルMOSトランジスタ６は相互の間
に抵抗15を介在させてドレイン同士を直列に接続され、
前記ｐチャネルMOS トランジスタ５のソースは高電位電
源11に、またｎチャネルMOS トランジスタ６のソースは
低電位電源12に接続され、更にこれらの各ゲートはｎチ
ャネルMOS トランジスタ７のゲートと共に、前記ｐチャ
ネルMOS トランジスタ３とｎチャネルMOS トランジスタ
４とのゲート接続部、及びｐチャネルMOS トランジスタ
１とｎチャネルMOS トランジスタ２との接続部の各中間
に接続されている。ｎチャネルMOS トランジスタ７のド
レインには抵抗10が直列接続され、またソースは抵抗10
を介在させて低電位電源12に接続されている。
ータ回路はｐチャネルMOS トランジスタ５、ｎチャネル
MOS トランジスタ６，７、バイポーラトランジスタ８，
９、及び抵抗10で構成されている。ｐチャネルMOS トラ
ンジスタ５，ｎチャネルMOSトランジスタ６は相互の間
に抵抗15を介在させてドレイン同士を直列に接続され、
前記ｐチャネルMOS トランジスタ５のソースは高電位電
源11に、またｎチャネルMOS トランジスタ６のソースは
低電位電源12に接続され、更にこれらの各ゲートはｎチ
ャネルMOS トランジスタ７のゲートと共に、前記ｐチャ
ネルMOS トランジスタ３とｎチャネルMOS トランジスタ
４とのゲート接続部、及びｐチャネルMOS トランジスタ
１とｎチャネルMOS トランジスタ２との接続部の各中間
に接続されている。ｎチャネルMOS トランジスタ７のド
レインには抵抗10が直列接続され、またソースは抵抗10
を介在させて低電位電源12に接続されている。
【００１９】バイポーラトランジスタ８はベースが前記
抵抗15とｎチャネルMOS トランジスタ６のドレインとの
接続部の中間に、また高電位電源11に夫々接続され、一
方バイポーラトランジスタ９はベースが前記ｎチャネル
MOS トランジスタ７のソースと抵抗10との接続部の中間
に、またエミッタは低電位電源12に接続されている。そ
してバイポーラトランジスタ８のエミッタとバイポーラ
トランジスタ９のコレクタとは相互に接続されると共
に、その接続部の中間は前記ｐチャネルMOS トランジス
タ３とｎチャネルMOS トランジスタ４との接続部の中間
及びｎチャネルMOS トランジスタ７のドレインに直列接
続してある抵抗16と共に出力端OUT に接続されている。
抵抗15とｎチャネルMOS トランジスタ６のドレインとの
接続部の中間に、また高電位電源11に夫々接続され、一
方バイポーラトランジスタ９はベースが前記ｎチャネル
MOS トランジスタ７のソースと抵抗10との接続部の中間
に、またエミッタは低電位電源12に接続されている。そ
してバイポーラトランジスタ８のエミッタとバイポーラ
トランジスタ９のコレクタとは相互に接続されると共
に、その接続部の中間は前記ｐチャネルMOS トランジス
タ３とｎチャネルMOS トランジスタ４との接続部の中間
及びｎチャネルMOS トランジスタ７のドレインに直列接
続してある抵抗16と共に出力端OUT に接続されている。
【００２０】次にこのような回路の動作を図４に示す波
形図と共に説明する。入力端INから、例えば図４(a) に
示す如くローレベル「Ｌ」からハイレベル「Ｈ」となり
一定時間後、ローレベル「Ｌ」となる信号が入力された
とすると、入力端INの電位がローレベル「Ｌ」からハイ
レベル「Ｈ」に変遷するとｎチャネルMOS トランジスタ
２がオン状態となって低電位電源12と接続され、ノード
Ｎ1 が図４(b) に示す如くローレベルとなり、ｐチャネ
ルMOS トランジスタ３，５、ｎチャネルMOS トランジス
タ４，６，７の各ゲートがローレベルとなる。これによ
って、ｐチャネルMOS トランジスタ３，５がオン状態と
なり、夫々高電位電源11と接続され、バイポーラトラン
ジスタ８がオン状態となり、出力端OUT の電位はハイレ
ベルとなる。この過程でバイポーラトランジスタ９には
直接高電位電源11からのベース電流が通流されるから、
ベース電流が制限されバイポーラトランジスタ８が緩や
かにオン状態となる結果、出力電流も制限され、図４
(c) に示す如く出力端OUT がローレベルからハイレベル
に低出力インピーダンスで充電され、その変遷する時の
勾配は入力端INの電位がローレベルからハイレベルに変
遷するときの勾配に比較して緩やかとなる。
形図と共に説明する。入力端INから、例えば図４(a) に
示す如くローレベル「Ｌ」からハイレベル「Ｈ」となり
一定時間後、ローレベル「Ｌ」となる信号が入力された
とすると、入力端INの電位がローレベル「Ｌ」からハイ
レベル「Ｈ」に変遷するとｎチャネルMOS トランジスタ
２がオン状態となって低電位電源12と接続され、ノード
Ｎ1 が図４(b) に示す如くローレベルとなり、ｐチャネ
ルMOS トランジスタ３，５、ｎチャネルMOS トランジス
タ４，６，７の各ゲートがローレベルとなる。これによ
って、ｐチャネルMOS トランジスタ３，５がオン状態と
なり、夫々高電位電源11と接続され、バイポーラトラン
ジスタ８がオン状態となり、出力端OUT の電位はハイレ
ベルとなる。この過程でバイポーラトランジスタ９には
直接高電位電源11からのベース電流が通流されるから、
ベース電流が制限されバイポーラトランジスタ８が緩や
かにオン状態となる結果、出力電流も制限され、図４
(c) に示す如く出力端OUT がローレベルからハイレベル
に低出力インピーダンスで充電され、その変遷する時の
勾配は入力端INの電位がローレベルからハイレベルに変
遷するときの勾配に比較して緩やかとなる。
【００２１】一方入力端INの電位が図４(a) に示す如く
ハイレベルからローレベルに変化した場合には、ｐチャ
ネルMOS トランジスタ１がオン状態となって高電位電源
11と接続され、図４(b) に示す如くノードＮ1 の電位は
ハイレベルとなる。従ってｎチャネルMOS トランジスタ
４，６，７が夫々オン状態となって低電位電源12と接続
され、出力端OUT の電荷が抵抗16,10 を通じて引抜かれ
バイポーラトランジスタ９がオン状態となり、出力端OU
T の電位はローレベルとなる。
ハイレベルからローレベルに変化した場合には、ｐチャ
ネルMOS トランジスタ１がオン状態となって高電位電源
11と接続され、図４(b) に示す如くノードＮ1 の電位は
ハイレベルとなる。従ってｎチャネルMOS トランジスタ
４，６，７が夫々オン状態となって低電位電源12と接続
され、出力端OUT の電荷が抵抗16,10 を通じて引抜かれ
バイポーラトランジスタ９がオン状態となり、出力端OU
T の電位はローレベルとなる。
【００２２】このバイポーラトランジスタ９がオン状態
となる過程では、そのベースには抵抗10を通じて電流が
流れるためバイポーラトランジスタ９のベース電流が制
限され、緩やかにオン状態となり、図４(c) に示す如く
出力端OUT の電位がハイレベルからローレベル低出力イ
ンピーダンスで充電されその変遷過程の勾配は図４(a)
に示す入力端INがハイレベルからローレベルに変遷する
過程の勾配よりも緩やかになる。
となる過程では、そのベースには抵抗10を通じて電流が
流れるためバイポーラトランジスタ９のベース電流が制
限され、緩やかにオン状態となり、図４(c) に示す如く
出力端OUT の電位がハイレベルからローレベル低出力イ
ンピーダンスで充電されその変遷過程の勾配は図４(a)
に示す入力端INがハイレベルからローレベルに変遷する
過程の勾配よりも緩やかになる。
【００２３】（実施例２）図５は本発明の実施例を示す
回路図であり、この実施例では図３に示す抵抗15,16 に
代えて、抵抗17,18 を設けてある。即ち抵抗17はｐチャ
ネルMOS トランジスタ５のソースに、また抵抗18はｎチ
ャネルMOS トランジスタ７のソースに夫々直列に接続さ
れた構成となっている。これによってバイポーラトラン
ジスタ８のベースに対して高電位電源11からの電流は抵
抗17を通じて、またバイポーラトランジスタ９のベース
に対して出力端の電流が抵抗18を通じて直流せしめられ
てそれだけ出力インピーダンスが大きくなり、バイポー
ラトランジスタ８，９が緩やかにオン状態となって、図
４に示す実施例１と実質的に同じ効果が得られる。他の
構成及び動作は実施例１の場合と実質的に同じであり、
対応する部分に同じ符号を付して説明を省略する。
回路図であり、この実施例では図３に示す抵抗15,16 に
代えて、抵抗17,18 を設けてある。即ち抵抗17はｐチャ
ネルMOS トランジスタ５のソースに、また抵抗18はｎチ
ャネルMOS トランジスタ７のソースに夫々直列に接続さ
れた構成となっている。これによってバイポーラトラン
ジスタ８のベースに対して高電位電源11からの電流は抵
抗17を通じて、またバイポーラトランジスタ９のベース
に対して出力端の電流が抵抗18を通じて直流せしめられ
てそれだけ出力インピーダンスが大きくなり、バイポー
ラトランジスタ８，９が緩やかにオン状態となって、図
４に示す実施例１と実質的に同じ効果が得られる。他の
構成及び動作は実施例１の場合と実質的に同じであり、
対応する部分に同じ符号を付して説明を省略する。
【００２４】なお実施例２においては、ｐチャネルMOS
トランジスタ５のソース、ｎチャネルMOS トランジスタ
のソースに夫々直列に抵抗17,18 を設けた構成を示した
が、いずれか一方にのみ設けてもよい。また抵抗17,18
はｐチャネルMOS トランジスタ１，３のソース、ｎチャ
ネルMOS トランジスタ２，４，６のソースの全て、又は
いずれか一個所にのみ設けてもよい。
トランジスタ５のソース、ｎチャネルMOS トランジスタ
のソースに夫々直列に抵抗17,18 を設けた構成を示した
が、いずれか一方にのみ設けてもよい。また抵抗17,18
はｐチャネルMOS トランジスタ１，３のソース、ｎチャ
ネルMOS トランジスタ２，４，６のソースの全て、又は
いずれか一個所にのみ設けてもよい。
【００２５】
【発明の効果】第１の発明にあっては、BiCMOSインバー
タを構成するMOS トランジスタのドレインに直列に固定
抵抗を接続し、また第２の本発明にあっては、BiCMOSイ
ンバータを構成するMOS トランジスタのソースと同じく
BiCMOSインバータを構成するバイポーラトランジスタの
ベースとの間に直列に固定抵抗を接続したから、出力イ
ンピーダンスが高められ、出力電位の時間的変化率が小
さくなり、スイッチングノイズを抑制出来て誤動作が防
止され信頼性が向上する等本発明は優れた効果を奏する
ものである。
タを構成するMOS トランジスタのドレインに直列に固定
抵抗を接続し、また第２の本発明にあっては、BiCMOSイ
ンバータを構成するMOS トランジスタのソースと同じく
BiCMOSインバータを構成するバイポーラトランジスタの
ベースとの間に直列に固定抵抗を接続したから、出力イ
ンピーダンスが高められ、出力電位の時間的変化率が小
さくなり、スイッチングノイズを抑制出来て誤動作が防
止され信頼性が向上する等本発明は優れた効果を奏する
ものである。
【図１】従来の半導体出力回路を示す回路図である。
【図２】図１に示す従来回路の波形図である。
【図３】本発明の半導体出力回路を示す回路図である。
【図４】本発明回路の波形図である。
【図５】本発明の他の実施例を示す回路図である。
１ ｐチャネルMOS トランジスタ ２ ｎチャネルMOS トランジスタ ３ ｐチャネルMOS トランジスタ ４ ｎチャネルMOS トランジスタ ５ ｐチャネルMOS トランジスタ ６，７ ｎチャネルMOS トランジスタ ８，９ バイポーラトランジスタ 10 抵抗 11 高電位電源 12 低電位電源 15,16,17,18 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/567 H03K 17/16
Claims (2)
- 【請求項１】 １段目のCMOSインバータ回路と、２段目
のCMOSインバータ回路と、２段目のCMOSインバータ回路
に並列に接続されたBiCMOSインバータ回路とを備えた半
導体出力回路において、 前記BiCMOSインバータ回路を構成するMOS トランジスタ
のドレインに、これと直列に固定抵抗を接続したことを
特徴とする半導体出力回路。 - 【請求項２】 １段目のCMOSインバータ回路と、２段目
のCMOSインバータ回路と、２段目のCMOSインバータ回路
に並列に接続されたBiCMOSインバータ回路とを備えた半
導体出力回路において、 前記BiCMOSインバータ回路を構成するMOS トランジスタ
のソースとバイポーラトランジスタのベースとの間にこ
れらと直列に固定抵抗を接続したことを特徴とする半導
体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104250A JP2981496B2 (ja) | 1992-04-23 | 1992-04-23 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104250A JP2981496B2 (ja) | 1992-04-23 | 1992-04-23 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299994A JPH05299994A (ja) | 1993-11-12 |
| JP2981496B2 true JP2981496B2 (ja) | 1999-11-22 |
Family
ID=14375693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104250A Expired - Fee Related JP2981496B2 (ja) | 1992-04-23 | 1992-04-23 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2981496B2 (ja) |
-
1992
- 1992-04-23 JP JP4104250A patent/JP2981496B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05299994A (ja) | 1993-11-12 |
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