JP2864771B2

JP2864771B2 - 半導体集積回路

Info

Publication number: JP2864771B2
Application number: JP3039910A
Authority: JP
Inventors: 知弘黒住
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-03-06
Filing date: 1991-03-06
Publication date: 1999-03-08
Anticipated expiration: 2014-03-08
Also published as: JPH04277926A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラＣＭＯＳ回
路技術を用いた半導体集積回路に係わり、遅延時間を短
縮し、レイアウト面積を縮小化するための手段を提供す
るものである。

【０００２】

【従来の技術】図５に、従来のバイポーラＣＭＯＳ回路
技術により構成されるトライステート・インバータ回路
の一例を示す。

【０００３】図５において、５０１と５０２はＰチャン
ネルＭＯＳＦＥＴ、５０３〜５０８はＮチャンネルＭＯ
ＳＦＥＴ、５０９と５１０はＮＰＮバイポーラトランジ
スタ、５１１はデータを入力する第１の入力点、５１２
は正転クロック信号を入力する第２の入力点、５１３は
反転クロック信号を入力する第３の入力点、５１４はデ
ータを出力する出力点である。

【０００４】以下、従来のトライステート・インバータ
回路の動作を説明する。まず、第２の入力点５１２が”
Ｌ”レベルでかつ第３の入力点５１３が”Ｈ”レベルの
場合には、第１のＰチャンネルＭＯＳＦＥＴ５０１は非
導通状態、かつＮチャンネルＭＯＳＦＥＴ５０３と５０
７は導通状態となってＮＰＮバイポーラトランジスタ５
０９と５１０のベース電位を”Ｌ”レベルにする。よっ
てこの時、第１の入力点５１１の電位レベルによらず出
力点５１４の電位レベルはハイ・インピーダンスとな
る。

【０００５】次に、第２の入力点５１２が”Ｈ”レベル
でかつ第３の入力点５１３が”Ｌ”レベルの場合におい
て、第１の入力点５１１が”Ｌ”レベルであれば、Ｐチ
ャンネルＭＯＳＦＥＴ５０２を導通状態にし、Ｎチャン
ネルＭＯＳＦＥＴ５０４,５０５を非導通状態にする。
よってＮＰＮバイポーラトランジスタ５０９のベースに
は直列するＰチャンネルＭＯＳＦＥＴ５０１,５０２を
介して電流が供給されることにより、エミッタ電流が流
れ、出力点５１４の電位レベルを”Ｈ”レベルにする。

【０００６】また、第２の入力点５１２が”Ｈ”レベル
でかつ第３の入力点５１３が”Ｌ”レベルの場合におい
て、第１の入力点５１１が”Ｈ”レベルであれば、Ｐチ
ャンネルＭＯＳＦＥＴ５０２を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ５０４,５０５を導通状態にする。
よってこの時、出力点５１４の電位が”Ｈ”レベルであ
れば、直列するＮチャンネルＭＯＳＦＥＴ５０５,５０
６を介してＮＰＮバイポーラトランジスタ５１０のベー
スに電流が供給されてエミッタ電流が流れ、出力点５１
４の電位レベルを”Ｌ”にする。

【０００７】

【発明が解決しようとする課題】上述のように、従来の
バイポーラＣＭＯＳ回路技術によるトライステート・イ
ンバータ回路では、動作時においてＮＰＮバイポーラト
ランジスタのベースへの電流供給は、直列するＰＭＯＳ
叉はＮＭＯＳトランジスタを介して行われるため、出力
負荷を駆動開始するまでの時間（内部遅延時間）が多く
かかっていた。また、内部遅延時間を小さくするために
直列するＰＭＯＳ叉はＮＭＯＳトランジスタのサイズを
大きくする必要があり、このためレイアウト面積を大き
くしていた。さらに、第１から第３の入力点５１１〜５
１３は、回路を構成するＣＭＯＳトランジスタのゲート
を直接制御していたために入力負荷容量も大きくなって
いた。

【０００８】上述した問題の原因は、トライステート・
インバータ回路の論理と制御をＣＭＯＳトランジスタで
行い、出力負荷を駆動バイポーラトランジスタで行なっ
ていたためであり、総トランジスタ数を多くしていた。
このために、内部遅延時間が多くかかったり、それを小
さくするためにレイアウト面積を大きくしていた。また
全てのＣＭＯＳトランジスタのゲートを直接制御する必
要があるために入力負荷容量も大きくなっていた。

【０００９】本発明は、上記の問題点に鑑みてなされ、
内部遅延時間を小さくし、かつレイアウト面積を縮小化
し、さらに十分な駆動能力を持った半導体集積回路を提
供することを目的とする。

【００１０】

【課題を解決するための手段】前記の目的を実現するた
めに、請求項１に記載の発明は、第１のＰチャンネルMO
SFETと第１から第５のＮチャンネルMOSFETと第１,第２
のNPNバイポーラトランジスタを備え、前記第1のＰチャ
ンネルMOSFETのゲートおよび前記第１,第２のＮチャン
ネルMOSFETのゲートを共通接続してこれを第１の入力点
とし、前記第１のＰチャンネルMOSFETのソースと前記第
１のＮチャンネルMOSFETのソースを接続してこれを第２
の入力点とし、また前記第３,第４のＮチャンネルMOSFE
Tのゲートを接続してこれを前記第３の入力点とし、一
方前記第１のＰチャンネルMOSFETのドレインと前記第
２,第３のＮチャンネルMOSFETのドレインと前記第５の
ＮチャンネルMOSFETのゲートおよび前記第１のNPNバイ
ポーラトランジスタのベースを共通接続し、前記第１の
ＮチャンネルMOSFETのドレインと前記第４,第５のＮチ
ャンネルMOSFETのドレインおよび前記第２のNPNバイポ
ーラトランジスタのベースを共通接続し、また前記第１
のNPNバイポーラトランジスタのコレクタを第１の電位
と接続し、前記第２から第５のＮチャンネルMOSFETのソ
ースおよび前記第２のNPNバイポーラトランジスタのエ
ミッタを第２の電位と接続し、さらに前記第１のNPNバ
イポーラトランジスタのエミッタと前記２のNPNバイポ
ーラトランジスタのコレクタを接続してこれを出力点に
設定する構成とするものである。

【００１１】また、請求項２に記載の発明は、請求項１
記載の半導体集積回路に第６のＮチャンネルMOSFETと第
２のＰチャンネルMOSFETを備え、前記第６のＮチャンネ
ルMOSFETのソースと前記第２のＰチャンネルMOSFETのソ
ースを前記第２の入力点に追加して接続し、前記第６の
ＮチャンネルMOSFETのドレインを前記第１のＰチャンネ
ルMOSFETのドレインに追加して接続し、また前記第２の
ＰチャンネルMOSFETのドレインを前記第１のＮチャンネ
ルMOSFETのドレインに追加して接続し、さらに前記第６
のＮチャンネルMOSFETのゲートと第２のＰチャンネルMO
SFETのゲートを接続してこれを第４の入力点に設定する
構成とするものである。

【００１２】また、請求項３に記載の発明は、第１のＰ
チャンネルMOSFETと第１から第４のＮチャンネルMOSFET
とNPNバイポーラトランジスタを備え、前記第１のＰチ
ャンネルMOSFETのゲートおよび前記第１,第３のＮチャ
ンネルMOSFETのゲートを共通接続してこれを第１の入力
点とし、前記第１のＰチャンネルMOSFETのソースと前記
第４のＮチャンネルMOSFETのゲートを接続してこれを第
２の入力点とし、前記第２のＮチャンネルMOSFETのゲー
トを第３の入力点とし、また前記第１のＰチャンネルMO
SFETのドレインと前記第１,２のＮチャンネルMOSFETの
ドレインおよび前記NPNバイポーラトランジスタのベー
スを共通接続し、前記第３のＮチャンネルMOSFETのソー
スと前記第４のＮチャンネルMOSFETのドレインを接続
し、また前記NPNバイポーラトランジスタのコレクタを
第１の電位と接続し、前記第１,２,４のＮチャンネルMO
SFETのソースを第２の電位と接続し、さらに前記NPNバ
イポーラトランジスタのエミッタと前記第３のＮチャン
ネルMOSFETのドレインを接続してこれを出力点に設定す
る構成とするものである。

【００１３】また、請求項４に記載の発明は、請求項３
記載の半導体集積回路に第５のＮチャンネルMOSFETを備
え、前記第５のＮチャンネルMOSFETのソースを前記第２
の入力点に追加して接続し、前記第５のＮチャンネルMO
SFETのドレインを前記第１のＰチャンネルMOSFETのドレ
インに追加して接続し、また前記第５のＮチャンネルMO
SFETのゲートを第４の入力点に設定する構成とするもの
である。

【００１４】また、請求項５に記載の発明は、第１のＰ
チャンネルMOSFETと第１から第５のＮチャンネルMOSFET
と第１,第２のNPNバイポーラトランジスタを備え、前記
第１,第４のＮチャンネルMOSFETのゲートと前記第１の
ＰチャンネルMOSFETのゲートを共通接続してこれを第１
の入力点とし、前記第１のＮチャンネルMOSFETのソース
と前記第１のＰチャンネルMOSFETのソースを接続してこ
れを第２の入力点とし、前記第２,第５のＮチャンネルM
OSFETのゲートを第３の入力点とし、また前記第１から
第３のＮチャンネルMOSFETのドレインおよび前記第１の
NPNバイポーラトランジスタのベースを共通接続し、前
記第１のＰチャンネルMOSFETのドレインと前記第４,第
５のＮチャンネルMOSFETのドレインと前記第３のＮチャ
ンネルMOSFETのゲートおよび前記第２のNPNバイポーラ
トランジスタのベースを共通接続し、また前記第１のNP
Nバイポーラトランジスタのコレクタを第１の電位と接
続し、前記第２から第５のＮチャンネルMOSFETのソース
および前記第２のNPNバイポーラトランジスタのエミッ
タを第２の電位と接続し、さらに前記第１のNPNバイポ
ーラトランジスタのエミッタと前記２のNPNバイポーラ
トランジスタのコレクタを接続してこれを出力点に設定
する構成とするものである。

【００１５】また、請求項６に記載の発明は、請求項５
記載の半導体集積回路に第６のＮチャンネルMOSFETと第
２のＰチャンネルMOSFETを備え、前記第６のＮチャンネ
ルMOSFETのソースと前記第２のＰチャンネルMOSFETのソ
ースを前記第２の入力点に追加して接続し、前記第６の
ＮチャンネルMOSFETのドレインを前記第１のＰチャンネ
ルMOSFETのドレインに追加して接続し、また前記第２の
ＰチャンネルMOSFETのドレインを前記第１のＮチャンネ
ルMOSFETのドレインに追加して接続し、さらに前記第６
のＮチャンネルMOSFETのゲートと第２のＰチャンネルMO
SFETのゲートを接続してこれを第４の入力点に設定する
構成とするものである。

【００１６】また、請求項７に記載の発明は、第１のＰ
チャンネルMOSFETと第１から第６のＮチャンネルMOSFET
とNPNバイポーラトランジスタを備え、前記第１,第４の
ＮチャンネルMOSFETのゲートと前記第１のＰチャンネル
MOSFETのゲートを共通接続してこれを第１の入力点と
し、前記第１のＮチャンネルMOSFETのソースと前記第６
のＮチャンネルMOSFETのゲートを接続してこれを第２の
入力点とし、前記第２のＮチャンネルMOSFETのゲートを
第３の入力点とし、また前記第１から第３のＮチャンネ
ルMOSFETのドレインおよび前記NPNバイポーラトランジ
スタのベースを共通接続し、前記第３,第５のＮチャン
ネルMOSFETのゲートと前記第４のＮチャンネルMOSFETの
ドレインおよび前記第１のＰチャンネルMOSFETのドレイ
ンを共通接続し、前記第５のＮチャンネルMOSFETのソー
スと前記第６のＮチャンネルMOSFETのドレインを接続
し、また前記第１のＰチャンネルMOSFETのソースおよび
前記NPNバイポーラトランジスタのコレクタを第１の電
位と接続し、前記第２,３,４,６のＮチャンネルMOSFET
のソースを第２の電位と接続し、さらに前記第１のNPN
バイポーラトランジスタのエミッタと前記第５のＮチャ
ンネルMOSFETのドレインを接続してこれを出力点に設定
する構成とするものである。

【００１７】さらに、請求項８に記載の発明は、請求項
７記載の半導体集積回路に第２のＰチャンネルMOSFETを
備え、前記第２のＰチャンネルMOSFETのソースを前記第
２の入力点に追加して接続し、前記第２のＰチャンネル
MOSFETのドレインを前記第１のＮチャンネルMOSFETのド
レインに追加して接続し、また前記第２のＰチャンネル
MOSFETのゲートを第４の入力点に設定する構成とするも
のである。

【００１８】

【作用】請求項１〜４の発明の構成により、従来のバイ
ポーラＣＭＯＳ回路技術により構成されるトライステー
ト・インバータ回路に比べてトランジスタ数が少なく構
成でき、また内部遅延時間も小さく、かつレイアウト面
積を縮小化することができる。

【００１９】また、請求項５〜８の発明の構成により、
請求項１〜４の発明の構成によるトライステート・イン
バータ回路と上述した同等の利点をもったトライステー
ト・バッファ回路を構成することができる。

【００２０】

【実施例】（実施例１）以下、本発明の実施例を図面に
基づいて説明する。

【００２１】図１は、本発明の第１実施例に係わる半導
体集積回路を示し、同図において、１０１はＰチャンネ
ルＭＯＳＦＥＴ、１０２〜１０６はＮチャンネルＭＯＳ
ＦＥＴ、１０７,１０８はＮＰＮバイポーラトランジス
タ、１０９は第１の入力点、１１０は第２の入力点、１
１１は第３の入力点、１１２は出力点である。尚、第１
の入力点１０９はデータの入力点、第２の入力点１１０
は正転クロック信号の入力点、第３の入力点１１１は反
転クロック信号の入力点および出力点１１２はデータの
出力点とすることでトライステート・インバータ回路を
実現するものである。

【００２２】以下、第１実施例に係わる半導体集積回路
の動作を説明する。まず、第２の入力点１１０が”Ｌ”
レベルでかつ第３の入力点１１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ１０４,１０５が導通
状態となり、ＮＰＮバイポーラトランジスタ１０７,１
０８のベース電位を”Ｌ”レベルとして双方共にエミッ
タ電流が流れず、よって出力点１１２の電位レベルはハ
イ・インピーダンスとなる。尚この時、第１の入力点１
０９が”Ｌ”レベルであればＰチャンネルＭＯＳＦＥＴ
１０１が導通状態となり、また”Ｈ”レベルであればＮ
チャンネルＭＯＳＦＥＴ１０２が導通状態となって各々
ＮＰＮバイポーラトランジスタ１０７,１０８のベース
に第２の入力点１１０の電位レベル”Ｌ”が伝達するこ
とになるが、同電位であるため影響はない。

【００２３】次に、第２の入力点１１０が”Ｈ”レベル
でかつ第３の入力点１１１が”Ｌ”レベルの場合におい
て、第１の入力点１０９が”Ｌ”レベルの時にはＰチャ
ンネルＭＯＳＦＥＴ１０１を導通状態にし、Ｎチャンネ
ルＭＯＳＦＥＴ１０２,１０３を非導通状態にする。
尚、ＮチャンネルＭＯＳＦＥＴ１０４,１０５は非導通
状態である。この時ＮＰＮバイポーラトランジスタ１０
７のベースには、ＰチャンネルＭＯＳＦＥＴ１０１を介
して第２の入力点１１０の電位レベル”Ｈ”が伝達され
てエミッタ電流が流れる。一方、ＮＰＮバイポーラトラ
ンジスタ１０８のベースは、ＮチャンネルＭＯＳＦＥＴ
１０６を介して”Ｌ”レベルとなりミッタ電流は流れな
い。よってこの時、出力点１１２の電位は”Ｈ”レベル
となる。

【００２４】さらに、第２の入力点１１０が”Ｈ”レベ
ルでかつ第３の入力点１１１が”Ｌ”レベルの場合にお
いて、第１の入力点１０９が”Ｈ”レベルの時にはＰチ
ャンネルＭＯＳＦＥＴ１０１を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ１０２,１０３を導通状態にする。
尚、ＮチャンネルＭＯＳＦＥＴ１０４,１０５は非導通
状態である。この時ＮＰＮバイポーラトランジスタ１０
７のベースは、ＮチャンネルＭＯＳＦＥＴ１０３を介し
て”Ｌ”レベルとなりエミッタ電流は流れない。一方、
ＮＰＮバイポーラトランジスタ１０８のベースは、Ｎチ
ャンネルＭＯＳＦＥＴ１０２を介して第２の入力点１１
０の電位レベル”Ｈ”が伝達されてエミッタ電流が流れ
る。よって、この時出力点１１２の電位は”Ｌ”レベル
となる。

【００２５】上述のように本実施例に係わる半導体集積
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が６個と少なく構成でき、かつ第２の
入力点１１０は２つのドレインのみと接続されているた
め入力負荷容量は小さい。またＮチャンネルＭＯＳＦＥ
Ｔ１０３〜１０６はＮＰＮバイポーラトランジスタのベ
ース電位を制御するものであり、そのトランジスタサイ
ズは小さくできるためレイアウト面積を縮小化すること
ができる。さらにＮＰＮバイポーラトランジスタのベー
スへの電流供給はＭＯＳＦＥＴを１段介するだけである
ため内部遅延時間を小さくできる。

【００２６】尚、本実施例の変形例として、本実施例に
おいて、第６のＮチャンネルMOSFETと第２のＰチャンネ
ルMOSFETを付加し、前記第６のＮチャンネルMOSFETのソ
ースと前記第２のＰチャンネルMOSFETのソースを第２の
入力点１１０に追加して接続し、前記第６のＮチャンネ
ルMOSFETのドレインをＰチャンネルMOSFET１０１のドレ
インに追加して接続し、また前記第２のＰチャンネルMO
SFETのドレインをＮチャンネルMOSFET１０２のドレイン
に追加して接続し、さらに前記第６のＮチャンネルMOSF
ETのゲートと前記第２のＰチャンネルMOSFETのゲートを
接続してこれを第４の入力点とし、その第４の入力点を
前記第１の入力点の入力する信号の負論理の信号を入力
する点と設定することで、内部遅延時間をより小さくす
ることができる。

【００２７】（実施例２）図２は、本発明の第２実施例
に係わる半導体集積回路を示し、同図において、２０１
はＰチャンネルＭＯＳＦＥＴ、２０２〜２０５はＮチャ
ンネルＭＯＳＦＥＴ、２０６はＮＰＮバイポーラトラン
ジスタ、２０７は第１の入力点、２０８は第２の入力
点、２０９は第３の入力点、２１０は出力点である。
尚、第１の入力点２０７はデータの入力点、第２の入力
点２０８は正転クロック信号の入力点、第３の入力点２
０９は反転クロック信号の入力点および出力点２１０は
データの出力点とすることでトライステート・インバー
タ回路を実現するものである。

【００２８】以下、第２実施例に係わる半導体集積回路
の動作を説明する。まず、第２の入力点２０８が”Ｌ”
レベルでかつ第３の入力点２０９が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ２０３が導通状態とな
り、ＮチャンネルＭＯＳＦＥＴ２０５が非導通状態とな
る。よって、第１の入力点２０７の電位レベルによら
ず、ＮＰＮバイポーラトランジスタ２０６のベース電位
は”Ｌ”レベルとなってエミッタ電流は流れない。ま
た、出力点２１０の電位レベルはＮチャンネルＭＯＳＦ
ＥＴ２０５が非導通状態であるため接地線と導通しな
い。よって、出力点２１０の電位レベルはハイ・インピ
ーダンスとなる。

【００２９】次に、第２の入力点２０８が”Ｈ”レベル
でかつ第３の入力点２０９が”Ｌ”レベルの場合におい
て、第１の入力点２０７が”Ｌ”レベルの時には、Ｐチ
ャンネルＭＯＳＦＥＴ２０１を導通状態にし、Ｎチャン
ネルＭＯＳＦＥＴ２０２,２０４を非導通状態にする。
尚、ＮチャンネルＭＯＳＦＥＴ２０３は非導通状態であ
り、ＮチャンネルＭＯＳＦＥＴ２０５は導通状態であ
る。この時、ＮＰＮバイポーラトランジスタ２０６のベ
ースには、ＰチャンネルＭＯＳＦＥＴ２０１を介して第
２の入力点２０８の電位レベル”Ｈ”が伝達されてエミ
ッタ電流が流れる。一方、出力点２１０の電位レベルは
ＮチャンネルＭＯＳＦＥＴ２０４が非導通状態であるた
め接地線と導通しない。よって、この時出力点２１０の
電位は”Ｈ”レベルとなる。

【００３０】さらに、第２の入力点２０８が”Ｈ”レベ
ルでかつ第３の入力点２０９が”Ｌ”レベルの場合にお
いて、第１の入力点２０７が”Ｈ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ２０１を非導通状態にし、Ｎチ
ャンネルＭＯＳＦＥＴ２０２,２０４を導通状態にす
る。尚、ＮチャンネルＭＯＳＦＥＴ２０３は非導通状態
であり、ＮチャンネルＭＯＳＦＥＴ２０５は導通状態で
ある。この時、ＮＰＮバイポーラトランジスタ２０６の
ベースは、ＮチャンネルＭＯＳＦＥＴ２０２を介して”
Ｌ”レベルとなり、エミッタ電流は流れない。一方、出
力点２１０の電位レベルはＮチャンネルＭＯＳＦＥＴ２
０４と２０５を介して接地線と導通する。よって、この
時出力点２１０の電位は”Ｌ”レベルとなる。

【００３１】上述のように本実施例に係わる半導体集積
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が５個と少なく構成でき、かつ前記第
２の入力点の接続点のうち１つはドレインと接続されて
いるため入力負荷容量は小さい。また前記Ｎチャンネル
ＭＯＳＦＥＴ２０２,２０３はＮＰＮバイポーラトラン
ジスタのベース電位を制御するものであり、そのトラン
ジスタサイズは小さくできるためレイアウト面積を縮小
化することができる。さらに従来、特に”Ｈ”レベルを
出力する際に内部遅延時間が多くかかっていたが、本回
路ではＮＰＮバイポーラトランジスタのベースへの電流
供給はＭＯＳＦＥＴを１段介するだけであるため内部遅
延時間を小さくできる。

【００３２】尚、本実施例の変形例として、本実施例に
おいて、第５のＮチャンネルMOSFETを付加し、前記第５
のＮチャンネルMOSFETのソースを前記第２の入力点に追
加して接続し、前記第５のＮチャンネルMOSFETのドレイ
ンをＰチャンネルMOSFET２０１のドレインに追加して接
続し、また前記第５のＮチャンネルMOSFETのゲートを第
４の入力点とし、その第４の入力点を前記第１の入力点
の入力する信号の負論理の信号を入力する点と設定する
ことで、内部遅延時間をより小さくすることができる。

【００３３】（実施例３）図３は、本発明の第３実施例
に係わる半導体集積回路を示し、同図において、３０１
はＰチャンネルＭＯＳＦＥＴ、３０２〜３０６はＮチャ
ンネルＭＯＳＦＥＴ、３０７,３０８はＮＰＮバイポー
ラトランジスタ、３０９は第１の入力点、３１０は第２
の入力点、３１１は第３の入力点、３１２は出力点であ
る。尚、第１の入力点３０９はデータの入力点、第２の
入力点３１０は正転クロック信号の入力点、第３の入力
点３１１は反転クロック信号の入力点および出力点３１
２はデータの出力点とすることでトライステート・バッ
ファ回路を実現するものである。

【００３４】以下、第３実施例に係わる半導体集積回路
の動作を説明する。まず、第２の入力点３１０が”Ｌ”
レベルでかつ第３の入力点３１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ３０３,３０６が導通
状態となり、ＮＰＮバイポーラトランジスタ３０７,３
０８のベース電位を”Ｌ”レベルとして双方共にエミッ
タ電流が流れず、よって出力点３１２の電位レベルはハ
イ・インピーダンスとなる。尚この時、第１の入力点３
０９が”Ｈ”レベルであればＮチャンネルＭＯＳＦＥＴ
３０２が導通状態となり、また”Ｌ”レベルであればＰ
チャンネルＭＯＳＦＥＴ３０１が導通状態となって各々
ＮＰＮバイポーラトランジスタ３０７,３０８のベース
に第２の入力点３１０の電位レベル”Ｌ”が伝達するこ
とになるが、同電位であるため影響はない。

【００３５】次に、第２の入力点３１０が”Ｈ”レベル
でかつ第３の入力点３１１が”Ｌ”レベルの場合におい
て、第１の入力点３０９が”Ｌ”レベルの時にはＰチャ
ンネルＭＯＳＦＥＴ３０１を導通状態にし、Ｎチャンネ
ルＭＯＳＦＥＴ３０２,３０５を非導通状態にする。
尚、ＮチャンネルＭＯＳＦＥＴ３０３,３０６は非導通
状態である。この時ＮＰＮバイポーラトランジスタ３０
７のベースは、ＮチャンネルＭＯＳＦＥＴ３０４を介し
て”Ｌ”レベルとなりエミッタ電流は流れない。一方、
ＮＰＮバイポーラトランジスタ３０８のベースには、Ｐ
チャンネルＭＯＳＦＥＴ３０１を介して第２の入力点３
１０の電位レベル”Ｈ”が伝達されてエミッタ電流が流
れる。よって、この時出力点３１２の電位は”Ｌ”レベ
ルとなる。

【００３６】さらに、第２の入力点３１０が”Ｈ”レベ
ルでかつ第３の入力点３１１が”Ｌ”レベルの場合にお
いて、第１の入力点３０９が”Ｈ”レベルの時にはＰチ
ャンネルＭＯＳＦＥＴ３０１を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ３０２,３０５を導通状態にする。
尚、ＮチャンネルＭＯＳＦＥＴ３０３,３０６は非導通
状態である。この時ＮＰＮバイポーラトランジスタ３０
７のベースには、ＮチャンネルＭＯＳＦＥＴ３０２を介
して第２の入力点３１０の電位レベル”Ｈ”が伝達され
てエミッタ電流が流れる。一方、この時ＮＰＮバイポー
ラトランジスタ３０８のベースは、ＮチャンネルＭＯＳ
ＦＥＴ３０５を介して”Ｌ”レベルとなりエミッタ電流
は流れない。よって、この時出力点３１２の電位は”
Ｈ”レベルとなる。

【００３７】上述のように本実施例に係わる半導体集積
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が６個と少なく構成でき、かつ前記第
２の入力点は２つのドレインのみと接続されているため
入力負荷容量は小さい。また前記ＮチャンネルＭＯＳＦ
ＥＴ３０３〜３０６はＮＰＮバイポーラトランジスタの
ベース電位を制御するものであり、そのトランジスタサ
イズは小さくできるためレイアウト面積を縮小化するこ
とができる。さらにＮＰＮバイポーラトランジスタのベ
ースへの電流供給はＭＯＳＦＥＴを１段介するだけであ
るため内部遅延時間を小さくできる。

【００３８】尚、本実施例の変形例として、本実施例に
おいて第６のＮチャンネルMOSFETと第２のＰチャンネル
MOSFETを付加し、第６のＮチャンネルMOSFETと第２のＰ
チャンネルMOSFETを付加し、前記第６のＮチャンネルMO
SFETのソースと前記第２のＰチャンネルMOSFETのソース
を前記第２の入力点に追加して接続し、前記第６のＮチ
ャンネルMOSFETのドレインをＰチャンネルMOSFET３０１
のドレインに追加して接続し、また前記第２のＰチャン
ネルMOSFETのドレインをＮチャンネルMOSFET３０２のド
レインに追加して接続し、さらに前記第６のＮチャンネ
ルMOSFETのゲートと前記第２のＰチャンネルMOSFETのゲ
ートを接続してこれを第４の入力点とし、その第４の入
力点を前記第１の入力点の入力する信号の負論理の信号
を入力する点と設定することで、内部遅延時間をより小
さくすることができる。

【００３９】（実施例４）図４は、本発明の第４実施例
に係わる半導体集積回路を示し、同図において、４０１
はＰチャンネルＭＯＳＦＥＴ、４０２〜４０７はＮチャ
ンネルＭＯＳＦＥＴ、４０８はＮＰＮバイポーラトラン
ジスタ、４０９は第１の入力点、４１０は第２の入力
点、４１１は第３の入力点、４１２は出力点である。
尚、第１の入力点４０９はデータの入力点、第２の入力
点４１０は正転クロック信号の入力点、第３の入力点４
１１は反転クロック信号の入力点および出力点４１２は
データの出力点とすることでトライステート・バッファ
回路を実現するものである。

【００４０】以下、第４実施例に係わる半導体集積回路
の動作を説明する。まず、第２の入力点４１０が”Ｌ”
レベルでかつ第３の入力点４１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ４０３が導通状態とな
り、ＮチャンネルＭＯＳＦＥＴ４０７が非導通状態とな
る。よって、第１の入力点４０９の電位レベルによら
ず、ＮＰＮバイポーラトランジスタ４０８のベース電位
は”Ｌ”レベルとなってエミッタ電流は流れない。ま
た、出力点４１２の電位レベルはＮチャンネルＭＯＳＦ
ＥＴ４０７が非導通状態であるため接地線と導通しな
い。よって、出力点４１２の電位レベルはハイ・インピ
ーダンスとなる。

【００４１】次に、第２の入力点４１０が”Ｈ”レベル
で、かつ第３の入力点４１１が”Ｌ”レベルの場合にお
いて、第１の入力点４０９が”Ｈ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ４０１を非導通状態にし、Ｎチ
ャンネルＭＯＳＦＥＴ４０２,４０５を導通状態にす
る。尚、ＮチャンネルＭＯＳＦＥＴ４０３は非導通状態
であり、ＮチャンネルＭＯＳＦＥＴ４０７は導通状態で
ある。この時、ＮＰＮバイポーラトランジスタ４０８の
ベースには、ＮチャンネルＭＯＳＦＥＴ４０２を介して
第２の入力点４１０の電位レベル”Ｈ”が伝達されてエ
ミッタ電流が流れる。一方、出力点４１２の電位レベル
はＮチャンネルＭＯＳＦＥＴ４０６が非導通状態である
ため接地線と導通しない。よって、この時出力点４１２
の電位は”Ｈ”レベルとなる。

【００４２】さらに、第２の入力点４１０が”Ｈ”レベ
ルでかつ第３の入力点４１１が”Ｌ”レベルの場合にお
いて、第１の入力点４０９が”Ｌ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ４０１を導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ４０２,４０５を非導通状態にす
る。尚、ＮチャンネルＭＯＳＦＥＴ４０３は非導通状態
であり、ＮチャンネルＭＯＳＦＥＴ４０７は導通状態で
ある。この時、ＮＰＮバイポーラトランジスタ４０８の
ベースは、ＮチャンネルＭＯＳＦＥＴ４０4を介して”
Ｌ”レベルとなり、エミッタ電流は流れない。一方、出
力点４１２の電位レベルはＮチャンネルＭＯＳＦＥＴ４
０６と４０７を介して接地線と導通する。よって、この
時出力点４１２の電位は”Ｌ”レベルとなる。

【００４３】上述のように本実施例に係わる半導体集積
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が１個少なく構成でき、かつ前記第２
の入力点の接続点のうち１つはドレインと接続されてい
るため入力負荷容量は小さい。また前記ＮチャンネルＭ
ＯＳＦＥＴ４０３,４０４はＮＰＮバイポーラトランジ
スタのベース電位を制御するものであり、そのトランジ
スタサイズは小さくできるためレイアウト面積を縮小化
することができる。さらに従来、特に”Ｈ”レベルを出
力する際に内部遅延時間が多くかかっていたが、本回路
ではＮＰＮバイポーラトランジスタのベースへの電流供
給はＭＯＳＦＥＴを１段介するだけであるため内部遅延
時間を小さくできる。

【００４４】尚、本実施例の変形例として、本実施例に
おいて、第２のＰチャンネルMOSFETを付加し、前記第２
のＰチャンネルMOSFETのソースを前記第２の入力点に追
加して接続し、前記第２のＰチャンネルMOSFETのドレイ
ンをＮチャンネルMOSFET４０２のドレインに追加して接
続し、また前記第２のＰチャンネルMOSFETのゲートを第
４の入力点とし、その第４の入力点を前記第１の入力点
の入力する信号の負論理の信号を入力する点と設定する
ことで、内部遅延時間をより小さくすることができる。

【００４５】

【発明の効果】以上のように、請求項１〜４の発明に係
わる半導体集積回路によれば、従来のバイポーラＣＭＯ
Ｓ回路技術によるトライステート・インバータ回路に比
べて、少数のトランジスタで同論理を構成できる。ま
た、入力負荷容量および内部遅延時間を小さくし、かつ
レイアウト面積を縮小化し、さらに十分な駆動能力を持
たせることができる。また、請求項５〜８の発明に係わ
る半導体集積回路によれば、前記の請求項１から４の発
明に係わる半導体集積回路と同等の能力を持ったトライ
ステート・バッファ回路を構成することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係わる半導体集積回路の
回路図である。

【図２】本発明の第２実施例に係わる半導体集積回路の
回路図である。

【図３】本発明の第３実施例に係わる半導体集積回路の
回路図である。

【図４】本発明の第４実施例に係わる半導体集積回路の
回路図である。

【図５】従来の半導体集積回路の回路図である。

【符号の説明】

１０１ＰチャンネルMOSFET １０２〜１０６ＮチャンネルMOSFET １０７,１０８ＮＰＮバイポーラトランジスタ１０９第１の入力点１１０第２の入力点１１１第３の入力点１１２出力点

Claims

(57)【特許請求の範囲】

【請求項１】第１のＰチャンネルMOSFETと第１から第
５のＮチャンネルMOSFETと第１,第２のNPNバイポーラト
ランジスタを備え、前記第1のＰチャンネルMOSFETのゲ
ートおよび前記第１,第２のＮチャンネルMOSFETのゲー
トを共通接続してこれを第１の入力点とし、前記第１の
ＰチャンネルMOSFETのソースと前記第１のＮチャンネル
MOSFETのソースを接続してこれを第２の入力点とし、ま
た前記第３,第４のＮチャンネルMOSFETのゲートを接続
してこれを前記第３の入力点とし、一方前記第１のＰチ
ャンネルMOSFETのドレインと前記第２,第３のＮチャン
ネルMOSFETのドレインと前記第５のＮチャンネルMOSFET
のゲートおよび前記第１のNPNバイポーラトランジスタ
のベースを共通接続し、前記第１のＮチャンネルMOSFET
のドレインと前記第４,第５のＮチャンネルMOSFETのド
レインおよび前記第２のNPNバイポーラトランジスタの
ベースを共通接続し、また前記第１のNPNバイポーラト
ランジスタのコレクタを第１の電位と接続し、前記第２
から第５のＮチャンネルMOSFETのソースおよび前記第２
のNPNバイポーラトランジスタのエミッタを第２の電位
と接続し、さらに前記第１のNPNバイポーラトランジス
タのエミッタと前記２のNPNバイポーラトランジスタの
コレクタを接続してこれを出力点としたことを特徴とす
る半導体集積回路。
【請求項２】請求項１記載の半導体集積回路に第６の
ＮチャンネルMOSFETと第２のＰチャンネルMOSFETを備
え、前記第６のＮチャンネルMOSFETのソースと前記第２
のＰチャンネルMOSFETのソースを前記第２の入力点に追
加して接続し、前記第６のＮチャンネルMOSFETのドレイ
ンを前記第１のＰチャンネルMOSFETのドレインに追加し
て接続し、また前記第２のＰチャンネルMOSFETのドレイ
ンを前記第１のＮチャンネルMOSFETのドレインに追加し
て接続し、さらに前記第６のＮチャンネルMOSFETのゲー
トと第２のＰチャンネルMOSFETのゲートを接続してこれ
を第４の入力点としたことを特徴とする半導体集積回
路。
【請求項３】第１のＰチャンネルMOSFETと第１から第
４のＮチャンネルMOSFETとNPNバイポーラトランジスタ
を備え、前記第１のＰチャンネルMOSFETのゲートおよび
前記第１,第３のＮチャンネルMOSFETのゲートを共通接
続してこれを第１の入力点とし、前記第１のＰチャンネ
ルMOSFETのソースと前記第４のＮチャンネルMOSFETのゲ
ートを接続してこれを第２の入力点とし、前記第２のＮ
チャンネルMOSFETのゲートを第３の入力点とし、また前
記第１のＰチャンネルMOSFETのドレインと前記第１,２
のＮチャンネルMOSFETのドレインおよび前記NPNバイポ
ーラトランジスタのベースを共通接続し、前記第３のＮ
チャンネルMOSFETのソースと前記第４のＮチャンネルMO
SFETのドレインを接続し、また前記NPNバイポーラトラ
ンジスタのコレクタを第１の電位と接続し、前記第１,
２,４のＮチャンネルMOSFETのソースを第２の電位と接
続し、さらに前記NPNバイポーラトランジスタのエミッ
タと前記第３のＮチャンネルMOSFETのドレインを接続し
てこれを出力点としたことを特徴とする半導体集積回
路。
【請求項４】請求項３記載の半導体集積回路に第５の
ＮチャンネルMOSFETを備え、前記第５のＮチャンネルMO
SFETのソースを前記第２の入力点に追加して接続し、前
記第５のＮチャンネルMOSFETのドレインを前記第１のＰ
チャンネルMOSFETのドレインに追加して接続し、また前
記第５のＮチャンネルMOSFETのゲートを第４の入力点と
したことを特徴とする半導体集積回路。
【請求項５】第１のＰチャンネルMOSFETと第１から第
５のＮチャンネルMOSFETと第１,第２のNPNバイポーラト
ランジスタを備え、前記第１,第４のＮチャンネルMOSFE
Tのゲートと前記第１のＰチャンネルMOSFETのゲートを
共通接続してこれを第１の入力点とし、前記第１のＮチ
ャンネルMOSFETのソースと前記第１のＰチャンネルMOSF
ETのソースを接続してこれを第２の入力点とし、前記第
２,第５のＮチャンネルMOSFETのゲートを第３の入力点
とし、また前記第１から第３のＮチャンネルMOSFETのド
レインおよび前記第１のNPNバイポーラトランジスタの
ベースを共通接続し、前記第１のＰチャンネルMOSFETの
ドレインと前記第４,第５のＮチャンネルMOSFETのドレ
インと前記第３のＮチャンネルMOSFETのゲートおよび前
記第２のNPNバイポーラトランジスタのベースを共通接
続し、また前記第１のNPNバイポーラトランジスタのコ
レクタを第１の電位と接続し、前記第２から第５のＮチ
ャンネルMOSFETのソースおよび前記第２のNPNバイポー
ラトランジスタのエミッタを第２の電位と接続し、さら
に前記第１のNPNバイポーラトランジスタのエミッタと
前記２のNPNバイポーラトランジスタのコレクタを接続
してこれを出力点としたことを特徴とする半導体集積回
路。
【請求項６】請求項５記載の半導体集積回路に第６の
ＮチャンネルMOSFETと第２のＰチャンネルMOSFETを備
え、前記第６のＮチャンネルMOSFETのソースと前記第２
のＰチャンネルMOSFETのソースを前記第２の入力点に追
加して接続し、前記第６のＮチャンネルMOSFETのドレイ
ンを前記第１のＰチャンネルMOSFETのドレインに追加し
て接続し、また前記第２のＰチャンネルMOSFETのドレイ
ンを前記第１のＮチャンネルMOSFETのドレインに追加し
て接続し、さらに前記第６のＮチャンネルMOSFETのゲー
トと第２のＰチャンネルMOSFETのゲートを接続してこれ
を第４の入力点としたことを特徴とする半導体集積回
路。
【請求項７】第１のＰチャンネルMOSFETと第１から第
６のＮチャンネルMOSFETとNPNバイポーラトランジスタ
を備え、前記第１,第４のＮチャンネルMOSFETのゲート
と前記第１のＰチャンネルMOSFETのゲートを共通接続し
てこれを第１の入力点とし、前記第１のＮチャンネルMO
SFETのソースと前記第６のＮチャンネルMOSFETのゲート
を接続してこれを第２の入力点とし、前記第２のＮチャ
ンネルMOSFETのゲートを第３の入力点とし、また前記第
１から第３のＮチャンネルMOSFETのドレインおよび前記
NPNバイポーラトランジスタのベースを共通接続し、前
記第３,第５のＮチャンネルMOSFETのゲートと前記第４
のＮチャンネルMOSFETのドレインおよび前記第１のＰチ
ャンネルMOSFETのドレインを共通接続し、前記第５のＮ
チャンネルMOSFETのソースと前記第６のＮチャンネルMO
SFETのドレインを接続し、また前記第１のＰチャンネル
MOSFETのソースおよび前記NPNバイポーラトランジスタ
のコレクタを第１の電位と接続し、前記第２,３,４,６
のＮチャンネルMOSFETのソースを第２の電位と接続し、
さらに前記第１のNPNバイポーラトランジスタのエミッ
タと前記第５のＮチャンネルMOSFETのドレインを接続し
てこれを出力点としたことを特徴とする半導体集積回
路。
【請求項８】請求項７記載の半導体集積回路に第２の
ＰチャンネルMOSFETを備え、前記第２のＰチャンネルMO
SFETのソースを前記第２の入力点に追加して接続し、前
記第２のＰチャンネルMOSFETのドレインを前記第１のＮ
チャンネルMOSFETのドレインに追加して接続し、また前
記第２のＰチャンネルMOSFETのゲートを第４の入力点と
したことを特徴とする半導体集積回路。