JPH02214219A - バイポーラｍｏｓ３値出力バッファ - Google Patents

バイポーラｍｏｓ３値出力バッファ

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JPH02214219A
JPH02214219A JP1034811A JP3481189A JPH02214219A JP H02214219 A JPH02214219 A JP H02214219A JP 1034811 A JP1034811 A JP 1034811A JP 3481189 A JP3481189 A JP 3481189A JP H02214219 A JPH02214219 A JP H02214219A
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output
base
emitter
bipolar transistor
channel
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Masahiko Kashimura
樫村　雅彦
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NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はバイポーラＭＯＳＢ値出力バッファに関する。
［従来の技術］ 第３図は従来のこの種のバイポーラＭＯＳＢ値出力バッ
ファを示す回路図である。
電源１と出力段のＮＰＮバイポーラトランジスタ３のベ
ースとの間に直列接続されたＰチャネルＭＯ３ＦＥＴ４
．５及び前記ＮＰＮバイポーラトランジスタ３のベース
と接地２との間に並列接続されたＮチャネルＭＯＳＦＥ
Ｔ６．７によりＮ。
Ｒ回路が構成されている。ＰチャネルＭＯ３ＦＥＴ４及
びＮチャネルＭＯＳＦＥＴ６のゲートは入力線１０に共
通接続され、このＮＯＲ回路の一方の入力を成し、Ｐチ
ャネルＭＯ３ＦＥＴ５及びＮチャネルＭＯＳＦＥＴ７の
ゲートにはＮＯＲ回路の他方の入力としてＨｉ−Ｚ正信
号１２が与えられている。このＮＯＲ回路の出力は、出
力段のＮＰＮバイポーラトランジスタ３のベースに入力
されている、このＮＰＮバイポーラトランジスタ３のコ
レクタは電源１に、エミッタは出力線１１に接続されて
いる。出力線１１と接地２との間にはＮチャネルＭＯ３
ＦＥＴ８．・９が直列接続されている。そして、Ｎチャ
ネルＭＯ８ＦＥＴ８のゲートにはＨｉ−Ｚ補信号１３が
与えられ、ＮチャネルＭＯＳＦｐＴ９のゲートは入力線
１０に接続されている。
このように構成された従来のバイポーラＭＯ８Ｂ値出力
バッファにおいて、Ｈｉ−Ｚ正信号１２及びＨｉ−Ｚ補
信号１３が夫々Ｌ（ロウレベル）及びＨ（ハイレベル）
に設定されると、ＰチャネルＭＯ８ＦＥＴ５がオン、Ｎ
チャネルＭＯ３ＦＥＴ７がオフとなるので、ＮＯＲ回路
はインバータとして機能し、入力線１０を介して入力さ
れた入力信号を反転させてＮＰＮバイポーラトランジス
タ３のベースに出力する。従って、入力線１０を介して
入力された入力信号がＬのときにはＮＰＮバイポーラト
ランジスタ３のベースにはＨが与えられ、このＮＰＮバ
イポーラトランジスタ３はオン状態となる。また、入力
信号がＨのときにはＮＰＮバイポーラトランジスタ３の
ベースにはＬが与えられ、このトランジスタ３はオフ状
態となる。
一方、ＮチャネルＭＯ３ＦＥＴ８は既に導通状態にある
ので、入力線１０を介してゲートに入力信号が与えられ
るＮチャネルＭＯ３ＦＥＴ９はドレインが出力線１１に
接続された状態となっている。
そして、このＮチャネルＭＯ８ＦＥＴ９はゲートに与え
られる入力信号がＬ及びＨのときには夫々オフ状態及び
オン状態となる。
従って、この場合、入力線１０を介して入力される入力
信号により、ＮＰＮバイポーラトランジスタ３及びＮチ
ャネルＭＯ３ＦＥＴ９は相補的に導通制御されて出力線
に付随する出力負荷を駆動し、この出力線１１を介して
Ｈ又はＬの出力信号を他の回路に送出する。
次に、Ｈｉ−Ｚ正信号１２及びＨｉ−Ｚ補信号１３が夫
々Ｈ及びＬに設定されると、Ｈが一方の入力に与えられ
るＮＯＲ回路の出力はＬに固定され、このしがベースに
与えられるＮＰＮバイポーラトランジスタ３はオフ状態
となる。また、Ｌがゲートに与えられるＮチャネルＭＯ
３ＦＥＴ８はオフ状態となる。この結果、出力線１１は
電源１及び接地２に対して高インピーダンス状態となる
。
このように、このバイポーラＭＯ３Ｂ値出力バッファの
出力が高インピーダンスになれば、この出力が接続され
る出力線１１は他のバッファからも駆動できるようにな
る。
［発明が解決しようとする課題］ 上述した従来のバイポーラＭＯ３Ｂ値出力バッファは、
出力が高インピーダンス状態の場合、この出力が接続さ
れる出力線１１を共有する他のバッファがＨを出力する
と、ＮＰＮバイポーラトランジスタ３のベース・エミッ
タ接合に電源ｌの電圧に近い逆バイアス電圧が印加され
る。ここで、現在使用されているＮＰＮバイポーラトラ
ンジスタのベース・エミッタ接合の逆バイアス耐圧は４
〜４．５　（Ｖ）程度であり、この耐圧はトランジスタ
の微細化に伴って、更に低下する傾向にある。
即ち、ＮＰＮバイポーラトランジスタのベース幅を縮小
する場合、ベース・コレクタ接合及びベース・エミッタ
接合での空乏層の延びを防ぐために、ベース領域の不純
物濃度を高くすることが行われる。このとき、ベース領
域へのキャリアの注入効率を下げないためには、エミッ
タ領域の不純物濃度をより高くする必要がある。この結
果、ベース・エミッタ接合の不純物濃度が高くなり、逆
バイアス耐圧が低下することとなる。
従って、例えば、現在−最に使用されている電源電圧５
（■）系のシステムに本従来例の回路を搭載して微細化
したＩＣを使用しようとしても、ＮＰＮバイポーラトラ
ンジスタ３のベース・エミッタ接合に他のＩＣの出力バ
ッファから逆バイアス耐圧を超えるハイレベルの信号が
印加されると、この接合が降伏し、エミッタからベース
への降伏電流が流れることとなる。従って、他のＩＣの
出力バッファから出力されたハイレベルの信号は、この
ベース・エミッタ接合の逆バイアス耐圧を超えることが
できないばかりでなく、無駄な降伏電流が流れるという
問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
出力線を介して他のＩＣの出力バッファから出力された
ハイレベルの信号が出力に接続されたＮＰＮバイポーラ
トランジスタのエミッタに与えられても、このベース・
エミッタ接合が降伏することなく、他の出力バッファか
ら出力された信号のハイレベルに干渉を与えることがな
いバイポーラＭＯ３Ｂ値出力バッファを提供することを
目的とする。
［課題を解決するための手段］ 本発明に係るバイポーラＭＯ３Ｂ値出力バッファは、制
御信号により能動状態が制御され、入力線を介して入力
された入力信号に基づいてハイレベル出力又はロウレベ
ル出力を出力線に出力するバイポーラＭＯ８Ｂ値出力バ
ッファにおいて、前記制御信号により能動状態が制御さ
れ前記入力信号に基づいてハイレベル出力又はロウレベ
ル出力を出力する３値出力回路と、正電源と前記出力線
との間に接続されベースに前記３値出力回路の出力が与
えられて導通制御されるバイポーラトランジスタと、前
記出力線と接地との間に接続されて前記制御信号により
短絡又は開放される第１のスイッチング素子と、前記バ
イポーラトランジスタのベースと前記出力線との間に接
続されて前記制御信号により短絡又は開放される第２の
スイッチング素子とを有することを特徴とする。
［作用コ 本発明においては、３値出力回路の出力によって導通制
御されて出力線に正電源を供給するバイポーラトランジ
スタのベースと上記出力線との間に制御信号により短絡
又は開放される第２のスイッチング素子を有している。
このため、このバイポーラＭＯ３Ｂ値出力バッファが能
動状態でないとき、例えば、この出力が高インピーダン
ス状態のときに、出力線を介して他の出力バッファから
のハイレベルの信号がこのバイポーラＭＯ３Ｂ値出力バ
ッファの出力に印加されたとしても、制御信号により、
バイポーラトランジスタのベースを高インピーダンス状
態にすると共に、バイポーラトランジスタのベースとエ
ミッタ（出力線）との間に接続された第２のスイッチン
グ素子を短絡することにより、ベース・エミッタ間の電
圧をこの接合の降伏電圧以下に抑制することができる。
従って、本発明によれば、出力に他の出力バッファのハ
イレベルが印加されたとしても、ベース・エミッタ接合
が降伏することがないため、降伏電流が流れることがな
く、他の出力バッファのハイレベルに干渉を与えること
がない。
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。
第１図は本発明の第１の実施例に係るバイポーラＭＯ３
Ｂ値出力バッファを示す回路図である。
なお、第１図において第３図と同一物には同一符号を付
して詳しい説明を省略する。
電源１と出力段のＮＰＮバイポーラトランジスタ３のベ
ースとの間に直列接続されたＰチャネルＭＯＳＦＥＴ２
１．２２及び前記ＮＰＮバイポーラトランジスタ３のベ
ースと接地２との間に直列接続されたＮチャネルＭＯＳ
ＦＥＴ２３．２４により３値出力回路が構成されている
。ＰチャネルＭＯＳＦＥＴ２１及びＮチャネルＭＯＳＦ
ＥＴ２４のゲートは入力線１０に共通接続されて、この
３値出力回路の入力となっている。ＰチャネルＭＯＳＦ
ＥＴ２２及びＮチャネルＭＯＳＦＥＴ２３のゲートには
夫々Ｈｉ−Ｚ正信号１２及びＨｉ−Ｚ補信号１３が与え
られている。なお、Ｈｉ−Ｚ補信号１３は、第１のスイ
ッチング素子であるＮチャネルＭＯＳＦＥＴ８のゲート
に入力されている。また、ＮＰＮバイポーラトランジス
タ３のベースとエミッタ（出力線１１）との間には第２
のスイッチング素子としてＮチャネルＭＯＳ　Ｆ　ＥＴ
２５が接続されており、このゲートにはＰチャネルＭＯ
ＳＦＥＴ２２のゲートと共にＨｉ−Ｚ正信号１２が与え
られて導通制御されている。
次に、このように構成された第１の実施例の回路の動作
について説明する。
Ｈｉ−Ｚ正信号１２及びＨｉ−Ｚ補信号１３が夫々Ｌ及
びＨに設定された場合、Ｐチ°ヤネルＭＯ３ＦＥＴ２２
及びＮチャネルＭＯＳＦＥＴ２３がオンどなるので、Ｐ
チャネルＭＯ’５ＦＥＴ２１゜２２及びＮチャネルＭＯ
ＳＦＥＴ２３．２４により構成される３値出力回路はイ
ンバータとして機能し、また、ＮチャネルＭＯＳＦＥＴ
２５はオフ状態となる。この結果、本実施例の回路は第
３図に示す従来の回路において、Ｈｉ−Ｚ正信号１２及
びＨｉ−Ｚ補信号１３が夫々Ｌ及びＨに設定された場合
と同様に機能することとなり、入力線１０を介して入力
された入力信号に基づいて、ＮＰＮバイポーラトランジ
スタ３及びＮチャネルＭ○５ＦＥＴ９が相補的に導通制
御されて出力線１１に付随する出力負荷を駆動し、この
出力線１１を介してＨ又はＬの出力信号を他の回路に送
出する。
また、Ｈｉ−Ｚ正信号１２及びＨｉ−Ｚ補信号１３が夫
々Ｈ及びＬに設定された場合、Ｈ及びＬが夫々ゲートに
与えられるＰチャネルＭＯＳＦＥＴ２２及びＮチャネル
ＭＯＳＦＥＴ２３はいずれもオフ状態となり、３値出力
回路の出力は高インピーダンス状態となる。また、Ｌが
ゲートに与えられるＮチャネルＭＯ３ＦＥＴ８がオフ状
態となるので、出力線１１と接地２との間は高インピー
ダンス状態となる。更にＨがゲートに与えられるＮチャ
ネルＭＯＳＦＥＴ２５はオン状態となり、これによりＮ
ＰＮバイポーラトランジスタ３のベースとエミッタとは
短絡される。このため、ＮＰＮバイポーラトランジスタ
３は遮断領域に固定されてオフ状態となり、出力線１１
と電源１との間は高インピーダンス状態となる。
ここで、ＮＰＮバイポーラトランジスタ３のベースとエ
ミッタとはＮチャネルＭＯＳＦＥＴ２５によって短絡さ
れるため、出力線１１を介して他の出力バッファから与
えられる信号がこれらベース及びエミッタに共通に与え
られることとなる。
従って、この場合、ＮＰＮバイポーラトランジスタ３の
ベース・エミッタ間の電圧は、ＮチャネルＭＯＳＦＥＴ
２５のスレッショルド電圧７丁による電位差が生ずるこ
とはあっても、この接合の逆バイアス耐圧を超えること
がなくなるため、他の出力バッファから出力線１１に出
力されたハイレベルの信号に干渉を与えることがなくな
り、このハイレベルが逆バイアス耐圧を超えることによ
って発生する降伏電流をなくすことができる。
第２図は本発明の第２の実施例に係るバイポーラＭＯＳ
Ｂ値出力バッファを示す回路図である。
なお、第２図において、第１図と同一物には同一符号を
付して詳しい説明を省略する。本実施例が先の実施例と
相違する点は、ＮＰＮバイポーラトランジスタ３のベー
ス・エミッタ間に設けられる第２のスイッチング素子と
してＮチャネルＭＯＳＦＥＴ２５に加え、これと並列に
ＰチャネルＭＯＳＦＥＴ３５を接続し、また、出力線１
１と接地２との間に接続される第１のスイッチング素子
として、ＮチャネルＭＯ８ＦＥＴ８．９に代えて、ＮＰ
Ｎバイポーラトランジスタ３６を接続し、これを導通制
御する手段として、ＮチャネルＭＯＳＦＥＴ３１，３２
，３３．３４により構成されるコントロール回路が設け
られている点である。
即ち、ＮＰＮバイポーラトランジスタ３のベースとエミ
ッタとの間にはＰチャネルＭＯＳＦＥＴ３５がＮチャネ
ルＭＯＳＦＥＴ２５と並列接続され、このゲートにはＨ
ｉ−Ｚ補信号１３が与えられている。そして、このバイ
ポーラＭＯＳＢ値出力バッファの出力線１１とＮＰＮバ
イポーラトランジスタ３６のベースとの間にはＮチャネ
ルＭＯＳＦＥＴ３１．３２が直列接続され、Ｎチャネル
ＭＯＳＦＥＴ３１のゲートには入力線１ｏを介して入力
信号が与えられ、ＮチャネルＭＯＳＦＥＴ３２のゲート
にはＨｉ−Ｚ補信号１３が与えられている。また、ＮＰ
Ｎバイポーラトランジスタ３６のベースと接地２との間
にはＮチャネルＭＯＳＦＥＴ３３．３４が並列接続され
ており、ＮチャネルＭＯＳＦＥＴ３３のゲートはこのバ
イポーラＭＯＳＢ値出力バッファの出力線１１に接続さ
れ、ＮチャネルＭＯＳＦＥＴ３４のゲートにはＨｉＺ正
信号１２が与えられている。
このように構成された第２の実施例の回路の動作につい
て説明する。
Ｈｉ−Ｚ正信号１２及びＨｉ−Ｚ補信号１３が夫々Ｌ及
びＨに設定された場合、ＰチャネルＭＯＳＦＥＴ２１．
２２及びＮチャネルＭＯ３ＦＥＴ２３．２４から構成さ
れる３値出力回路は先の実施例と同様にインバータとし
て機能し、ゲットに夫々し及びＨが与えられるＮチャネ
ルＭＯＳＦＥＴ２５及びＰチャネルＭＯＳＦＥＴ３５は
オフ状態となる。
そして、ゲートに夫々Ｌ及びＨが与えられるＮチャネル
ＭＯＳＦＥＴ３４及び３２は、夫々オフ状態及びオン状
態となる。この結果、ＮＰＮバイポーラトランジスタ３
の導通制御は先の実施例と全く同一に行われる。一方、
ＮＰＮバイポーラトランジスタ３６は、入力線１０を介
してＮチャネルＭＯ３ＦＥＴ３１のゲートに与えられる
入力信号がＨのときに、ＮチャネルＭＯ３ＦＥＴ３１及
び既にオン状態にあるＮチャネルＭＯＳＦＥＴ３２を介
してこのバイポーラＭＯ９Ｂ値出力バッファの出力がベ
ースに与えられてオン状態となり、出力線１１にＬを供
給する。また、入力信号がＬのときには、バイポーラト
ランジスタ３６は、ＮチャネルＭＯＳＦＥＴ３３により
ベースにＬが与えられてオフ状態となる。
従って、ＮＰＮバイポーラトランジスタ３は、前述した
ように入力線１０を介して入力される入力信号がＨのと
きにはオフ状態、またＬのときにはオン状態となるから
、ＮＰＮバイポーラトランジスタ３及びＮＰＮバイポー
ラトランジスタ３６は入力線１０を介して入力される入
力信号によって相補的に導通制御されて、出力線１１に
Ｈ又はＬの出力信号を出力することとなる。
次に、Ｈｉ−Ｚ正信号１２及びＨｉ　−Ｚ補信号１３が
夫々Ｈ及びＬに設定された場合、ＮＰＮバイポーラトラ
ンジスタ３６は、ＮチャネルＭＯＳＦＥＴ３４を介して
ベースに接地電位が与えられオフ状態となる。そして、
ＮＰＮバイポーラ１〜ランジスタ３は、ゲートに夫々Ｈ
及びＬが与えられてオン状態となったＮチャネルＭＯ３
ＦＥＴ２５及びＰチャネルＭＯＳＦＥＴ３５によってベ
ース・エミッタ間を短絡され、遮断領域に固定されてオ
フ状態となる。従って、この場合、ＮＰＮバイポーラト
ランジスタ３，３６はいずれもオフ状態となり、出力は
高インピーダンス状態となる。
ここで、本実施例においては、ＮＰＮバイポーラトラン
ジスタ３のベースとエミッタとを短絡する第２のスイッ
チング素子としてＰチャネルＭＯＳＦＥＴ３５をＮチャ
ネルＭＯＳＦＥＴ２５に並列接続している。このため、
ＮＰＮバイポーラトランジスタ３のベース・エミッタ間
にはＮチャネルＭＯＳＦＥＴ２５のスレッショルド電圧
■↑による電位差が生ずることがなく、ＮＰＮバイポー
ラトランジスタ３のベース・エミッタ間の電位差を上記
実施例よりも更に減少させることができると共に、ＮＰ
Ｎバイポーラトランジスタ３をより確実に遮断領域に固
定することができるという利点を有する。
［発明の効果］ 以上説明したように本発明は、出力線に電源レベルを供
給するバイポーラトランジスタのベースとエミッタ（出
力線）との間に、短絡及び開放の２状態を有するスイッ
チング素子を接続して、ベース・エミッタ間の電圧がこ
の接合の逆バイアス耐圧を超えないようにしたから、耐
圧の低いバイポーラトランジスタを用いたとしても、ベ
ース・エミッタ接合が降伏することがなく、降伏電流の
発生を抑制することができ、他のＩＣの出力バッファか
ら出力線に出力されたハイレベルに干渉を与えることが
ないという効果を有する。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るバイポーラＭＯ９
Ｂ値出力バッファを示す回路図、第２図は本発明の第２
の実施例に係るバイポーラＭＯ３Ｂ値出力バッファを示
す回路図、第３図は従来のバイポーラＭＯ８Ｂ値出力バ
ッファを示す回路図である。

Claims (1)

    【特許請求の範囲】
  1. （１）制御信号により能動状態が制御され、入力線を介
    して入力された入力信号に基づいてハイレベル出力又は
    ロウレベル出力を出力線に出力するバイポーラＭＯＳ３
    値出力バッファにおいて、前記制御信号により能動状態
    が制御され前記入力信号に基づいてハイレベル出力又は
    ロウレベル出力を出力する３値出力回路と、正電源と前
    記出力線との間に接続されベースに前記３値出力回路の
    出力が与えられて導通制御されるバイポーラトランジス
    タと、前記出力線と接地との間に接続されて前記制御信
    号により短絡又は開放される第１のスイッチング素子と
    、前記バイポーラトランジスタのベースと前記出力線と
    の間に接続されて前記制御信号により短絡又は開放され
    る第２のスイッチング素子とを有することを特徴とする
    バイポーラＭＯＳ３値出力バッファ。
JP1034811A 1989-02-14 1989-02-14 バイポーラｍｏｓ３値出力バッファ Pending JPH02214219A (ja)

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EP90301536A EP0383554B1 (en) 1989-02-14 1990-02-14 BiMOS tri-state output buffer
DE69027793T DE69027793T2 (de) 1989-02-14 1990-02-14 BiMOS-Ausgangspuffer mit drei Zuständen
US07/480,108 US5083048A (en) 1989-02-14 1990-02-14 Bimos tri-state output buffer

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