JPH11205123A - 高耐圧パワー集積回路 - Google Patents
高耐圧パワー集積回路Info
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- JPH11205123A JPH11205123A JP10008600A JP860098A JPH11205123A JP H11205123 A JPH11205123 A JP H11205123A JP 10008600 A JP10008600 A JP 10008600A JP 860098 A JP860098 A JP 860098A JP H11205123 A JPH11205123 A JP H11205123A
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Abstract
(57)【要約】
【課題】高耐圧パワー集積回路のハイサイド駆動回路に
おいて、出力駆動用のトランジスタのゲート・ソース間
の耐圧、レベルシフト用のトランジスタのゲート・ソー
ス間の耐圧、ドレイン・ソース間の耐圧が動作電源電圧
以下になった場合でも、それらのゲート破壊あるいはブ
レークダウンを防止する。 【解決手段】接地電圧基準の駆動制御信号入力を動作電
源電圧基準の駆動制御信号にレベルシフトするためのレ
ベルシフト回路２１において、レベルシフト用のＰＭＯ
ＳトランジスタＭ３、Ｍ４のドレインと駆動制御信号入
力用のＮＭＯＳトランジスタＭ１、Ｍ２のドレインとの
間にそれぞれ少なくとも１個の電圧クランプ用のＭＯＳ
トランジスタＭ６〜Ｍ９を挿入し、そのゲートに動作電
源電圧Ｖddより低いバイアス電圧Ｖb を印加する。
おいて、出力駆動用のトランジスタのゲート・ソース間
の耐圧、レベルシフト用のトランジスタのゲート・ソー
ス間の耐圧、ドレイン・ソース間の耐圧が動作電源電圧
以下になった場合でも、それらのゲート破壊あるいはブ
レークダウンを防止する。 【解決手段】接地電圧基準の駆動制御信号入力を動作電
源電圧基準の駆動制御信号にレベルシフトするためのレ
ベルシフト回路２１において、レベルシフト用のＰＭＯ
ＳトランジスタＭ３、Ｍ４のドレインと駆動制御信号入
力用のＮＭＯＳトランジスタＭ１、Ｍ２のドレインとの
間にそれぞれ少なくとも１個の電圧クランプ用のＭＯＳ
トランジスタＭ６〜Ｍ９を挿入し、そのゲートに動作電
源電圧Ｖddより低いバイアス電圧Ｖb を印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧パワー半導
体装置に係り、特に絶縁ゲート型（ＭＯＳ型）の出力用
トランジスタの駆動制御素子を出力用トランジスタと同
一チップ上に搭載したインテリジェント型の高耐圧パワ
ー半導体装置において出力用トランジスタ駆動回路に設
けられるＭＯＳ型のレベルシフト（電圧変換）回路に関
するもので、例えば家電用、自動車用、産業用のインテ
リジェント型のパワーＭＯＳモジュール、インテリジェ
ント型のパワーＩＧＢＴ（絶縁ゲート型バイポーラトラ
ンジスタ）などに使用される。
体装置に係り、特に絶縁ゲート型（ＭＯＳ型）の出力用
トランジスタの駆動制御素子を出力用トランジスタと同
一チップ上に搭載したインテリジェント型の高耐圧パワ
ー半導体装置において出力用トランジスタ駆動回路に設
けられるＭＯＳ型のレベルシフト（電圧変換）回路に関
するもので、例えば家電用、自動車用、産業用のインテ
リジェント型のパワーＭＯＳモジュール、インテリジェ
ント型のパワーＩＧＢＴ（絶縁ゲート型バイポーラトラ
ンジスタ）などに使用される。
【０００２】
【従来の技術】一般に、高電力のスイッチ出力を必要と
するパワー半導体装置であって、電圧駆動型のパワート
ランジスタからなる主スイッチ素子およびその制御用の
半導体素子群が同一半導体チップ上に集積化されたイン
テリジェント型の高耐圧パワー半導体装置においては、
ハイサイド側の出力用トランジスタの駆動回路に設けら
れたレベルシフト（電圧変換）回路で駆動制御信号入力
のレベルシフトを行って駆動信号に変換してハイサイド
側の出力用トランジスタを駆動している。
するパワー半導体装置であって、電圧駆動型のパワート
ランジスタからなる主スイッチ素子およびその制御用の
半導体素子群が同一半導体チップ上に集積化されたイン
テリジェント型の高耐圧パワー半導体装置においては、
ハイサイド側の出力用トランジスタの駆動回路に設けら
れたレベルシフト（電圧変換）回路で駆動制御信号入力
のレベルシフトを行って駆動信号に変換してハイサイド
側の出力用トランジスタを駆動している。
【０００３】図１は、出力スイッチ素子としてＮチャネ
ル型のＩＧＢＴを有する高耐圧パワー集積回路の出力ス
イッチ素子および出力駆動回路の一例を示している。集
積回路外部の高電源から高電源電圧ＶＢＢ（例えば３０
０Ｖ〜５００Ｖ）が印加される高電源端子１２と接地電
位ＧＮＤが印加される接地端子１３との間に電流吐出し
側のハイサイド出力スイッチ素子１０および電流吸込み
側のローサイド出力スイッチ素子２０がトーテムポール
接続され、両者の接続点に中点端子１４が接続されてい
る。
ル型のＩＧＢＴを有する高耐圧パワー集積回路の出力ス
イッチ素子および出力駆動回路の一例を示している。集
積回路外部の高電源から高電源電圧ＶＢＢ（例えば３０
０Ｖ〜５００Ｖ）が印加される高電源端子１２と接地電
位ＧＮＤが印加される接地端子１３との間に電流吐出し
側のハイサイド出力スイッチ素子１０および電流吸込み
側のローサイド出力スイッチ素子２０がトーテムポール
接続され、両者の接続点に中点端子１４が接続されてい
る。
【０００４】即ち、高電源端子１２と中点端子１４との
間にハイサイド出力スイッチ素子１０が接続されてお
り、中点端子１４と接地端子１３との間にローサイド出
力スイッチ素子２０が接続されている。
間にハイサイド出力スイッチ素子１０が接続されてお
り、中点端子１４と接地端子１３との間にローサイド出
力スイッチ素子２０が接続されている。
【０００５】上記出力スイッチ素子１０、２０は、例え
ば三相モータ駆動回路の一部をなし、中点端子１４に接
続されている外部負荷（図示せず）に駆動電流を供給す
るものであり、Ｎチャネル型のＩＧＢＴが用いられてい
る。
ば三相モータ駆動回路の一部をなし、中点端子１４に接
続されている外部負荷（図示せず）に駆動電流を供給す
るものであり、Ｎチャネル型のＩＧＢＴが用いられてい
る。
【０００６】即ち、ハイサイドＩＧＢＴ１０は、コレク
タが高電源端子１２に接続され、エミッタ（電流出力端
子）は前記中点端子（外部負荷接続端子）１４に接続さ
れている。また、ローサイドＩＧＢＴ２０は、コレクタ
が中点端子１４に接続され、エミッタは接地端子１３に
接続されている。
タが高電源端子１２に接続され、エミッタ（電流出力端
子）は前記中点端子（外部負荷接続端子）１４に接続さ
れている。また、ローサイドＩＧＢＴ２０は、コレクタ
が中点端子１４に接続され、エミッタは接地端子１３に
接続されている。
【０００７】なお、前記出力スイッチ素子１０、２０に
は、外部負荷（図示せず）が大きなインダクタンスを有
する場合に生じる逆起電力に起因して流れる回生電流を
吸収するためのダイオード１７、１８が対応して並列に
接続されている。
は、外部負荷（図示せず）が大きなインダクタンスを有
する場合に生じる逆起電力に起因して流れる回生電流を
吸収するためのダイオード１７、１８が対応して並列に
接続されている。
【０００８】前記ハイサイド出力スイッチ素子１０およ
びローサイド出力スイッチ素子２０を駆動するための出
力駆動回路として、ハイサイド駆動回路１５およびロー
サイド駆動回路１６が設けられている。
びローサイド出力スイッチ素子２０を駆動するための出
力駆動回路として、ハイサイド駆動回路１５およびロー
サイド駆動回路１６が設けられている。
【０００９】前記ハイサイド駆動回路１５は、第１のＩ
ＧＢＴ駆動制御信号入力ＨＩＮに応じてハイサイド出力
ＩＧＢＴ１０のゲート容量に対する充電電流の供給出力
をオン／オフ制御することによりハイサイド出力ＩＧＢ
Ｔ１０のゲート電圧を制御するものである。
ＧＢＴ駆動制御信号入力ＨＩＮに応じてハイサイド出力
ＩＧＢＴ１０のゲート容量に対する充電電流の供給出力
をオン／オフ制御することによりハイサイド出力ＩＧＢ
Ｔ１０のゲート電圧を制御するものである。
【００１０】この場合、上記ハイサイド駆動回路１５
は、制御回路系の電源電圧ＶCCを昇圧回路１９により昇
圧した昇圧電圧Ｖddが動作電源として供給されることに
より駆動制御信号入力ＨＩＮをレベルシフトするもので
あり、ハイサイド出力ＩＧＢＴ１０をオン駆動する時に
はハイサイド出力ＩＧＢＴ１０のゲートに上記昇圧電圧
Ｖddを供給するものである。
は、制御回路系の電源電圧ＶCCを昇圧回路１９により昇
圧した昇圧電圧Ｖddが動作電源として供給されることに
より駆動制御信号入力ＨＩＮをレベルシフトするもので
あり、ハイサイド出力ＩＧＢＴ１０をオン駆動する時に
はハイサイド出力ＩＧＢＴ１０のゲートに上記昇圧電圧
Ｖddを供給するものである。
【００１１】前記ローサイド駆動回路１６は、第２のＩ
ＧＢＴ駆動制御信号入力ＬＩＮに応じてローサイド出力
ＩＧＢＴ２０のゲート容量に対する充電電流の供給出力
をオン／オフ制御することによりローサイド出力ＩＧＢ
Ｔ２０のゲート電圧を制御するものである。
ＧＢＴ駆動制御信号入力ＬＩＮに応じてローサイド出力
ＩＧＢＴ２０のゲート容量に対する充電電流の供給出力
をオン／オフ制御することによりローサイド出力ＩＧＢ
Ｔ２０のゲート電圧を制御するものである。
【００１２】上記ローサイド駆動回路１６は、前記電源
電圧ＶCCが動作電源として供給され、ローサイド出力Ｉ
ＧＢＴ２０をオン駆動する際に上記電源電圧ＶCCに等し
い駆動電圧を前記ローサイド出力ＩＧＢＴ２０のゲート
に供給するものである。
電圧ＶCCが動作電源として供給され、ローサイド出力Ｉ
ＧＢＴ２０をオン駆動する際に上記電源電圧ＶCCに等し
い駆動電圧を前記ローサイド出力ＩＧＢＴ２０のゲート
に供給するものである。
【００１３】なお、上記第１のＩＧＢＴ駆動制御信号入
力ＨＩＮおよび第２のＩＧＢＴ駆動制御信号入力ＬＩＮ
は、上記昇圧回路１９によって昇圧された昇圧電圧Ｖdd
を降圧回路１により制御回路系の電源電圧ＶCCに降圧
し、この降圧された電圧が供給される入力設定回路２に
よって発生される。
力ＨＩＮおよび第２のＩＧＢＴ駆動制御信号入力ＬＩＮ
は、上記昇圧回路１９によって昇圧された昇圧電圧Ｖdd
を降圧回路１により制御回路系の電源電圧ＶCCに降圧
し、この降圧された電圧が供給される入力設定回路２に
よって発生される。
【００１４】上記高耐圧パワー集積回路の通常動作時に
おいて、前記ハイサイド出力ＩＧＢＴ１０がオン状態で
ローサイド出力ＩＧＢＴ２０がオフ状態の期間は、ハイ
サイド出力ＩＧＢＴ１０から中点端子１４に流出する電
流が外部負荷を駆動し、中点端子１４の電圧（出力電圧
ＯＵＴ）はほぼ高電源電圧ＶＢＢである。
おいて、前記ハイサイド出力ＩＧＢＴ１０がオン状態で
ローサイド出力ＩＧＢＴ２０がオフ状態の期間は、ハイ
サイド出力ＩＧＢＴ１０から中点端子１４に流出する電
流が外部負荷を駆動し、中点端子１４の電圧（出力電圧
ＯＵＴ）はほぼ高電源電圧ＶＢＢである。
【００１５】これに対して、前記ローサイド出力ＩＧＢ
Ｔ２０がオン状態でハイサイド出力ＩＧＢＴ１０がオフ
状態の期間は、外部負荷側から中点端子１４に電流が流
入し、中点端子１４の電圧（出力電圧ＯＵＴ）はほぼＶ
CEsat （ＩＧＢＴ２０のコレクタ・エミッタ間飽和電
圧）である。
Ｔ２０がオン状態でハイサイド出力ＩＧＢＴ１０がオフ
状態の期間は、外部負荷側から中点端子１４に電流が流
入し、中点端子１４の電圧（出力電圧ＯＵＴ）はほぼＶ
CEsat （ＩＧＢＴ２０のコレクタ・エミッタ間飽和電
圧）である。
【００１６】図８は、図１中のハイサイド駆動回路１５
の従来例を示す。このハイサイド駆動回路は、ＧＮＤ基
準のＣＭＯＳレベル系の駆動制御信号入力ＨＩＮをＶdd
（動作電源電圧）基準の駆動信号にレベルシフトするレ
ベルシフト（電圧変換）回路８１と、前記レベルシフト
回路８１の出力信号に応じてハイサイド出力ＩＧＢＴ１
０のゲート容量に対する充電電流の供給出力をオン／オ
フ制御することによりハイサイド出力ＩＧＢＴ１０のゲ
ート電圧を制御する（つまり、ハイサイド出力ＩＧＢＴ
１０をオン駆動する時にはハイサイド出力ＩＧＢＴ１０
のゲートに前記昇圧電圧Ｖddを供給する）出力駆動用の
ＰＭＯＳトランジスタＭ５とを具備する。
の従来例を示す。このハイサイド駆動回路は、ＧＮＤ基
準のＣＭＯＳレベル系の駆動制御信号入力ＨＩＮをＶdd
（動作電源電圧）基準の駆動信号にレベルシフトするレ
ベルシフト（電圧変換）回路８１と、前記レベルシフト
回路８１の出力信号に応じてハイサイド出力ＩＧＢＴ１
０のゲート容量に対する充電電流の供給出力をオン／オ
フ制御することによりハイサイド出力ＩＧＢＴ１０のゲ
ート電圧を制御する（つまり、ハイサイド出力ＩＧＢＴ
１０をオン駆動する時にはハイサイド出力ＩＧＢＴ１０
のゲートに前記昇圧電圧Ｖddを供給する）出力駆動用の
ＰＭＯＳトランジスタＭ５とを具備する。
【００１７】上記出力駆動用のＰＭＯＳトランジスタＭ
５は、基板領域・ソースがＶddノードに接続され、ドレ
インが前記ハイサイド出力ＩＧＢＴ１０のゲートに接続
されており、高耐圧ＦＥＴ（電界効果トランジスタ）が
用いられている。
５は、基板領域・ソースがＶddノードに接続され、ドレ
インが前記ハイサイド出力ＩＧＢＴ１０のゲートに接続
されており、高耐圧ＦＥＴ（電界効果トランジスタ）が
用いられている。
【００１８】また、前記レベルシフト回路８１は、基板
領域・ソースが接地電圧（ＧＮＤ）ノードに接続された
第１のＮＭＯＳトランジスタＭ１と、基板領域・ソース
がＧＮＤノードに接続された第２のＮＭＯＳトランジス
タＭ２と、基板領域・ソースが電源電圧（Ｖdd）ノード
に接続され、ドレインが前記第１のＮＭＯＳトランジス
タＭ１のドレインに接続されたレベルシフト用の第１の
ＰＭＯＳトランジスタＭ３と、基板領域・ソースがＶdd
ノードに接続され、ドレインが前記第２のＮＭＯＳトラ
ンジスタＭ２のドレインに接続されたレベルシフト用の
第２のＰＭＯＳトランジスタＭ４と、ＣＭＯＳレベル系
の駆動制御信号ＨＩＮ入力を前記第１のＮＭＯＳトラン
ジスタＭ１のゲートに入力するとともに上記信号ＨＩＮ
入力をインバータ回路ＩＶ１で反転した反転信号を前記
第２のＮＭＯＳトランジスタＭ２のゲートに入力する入
力回路部とを具備している。
領域・ソースが接地電圧（ＧＮＤ）ノードに接続された
第１のＮＭＯＳトランジスタＭ１と、基板領域・ソース
がＧＮＤノードに接続された第２のＮＭＯＳトランジス
タＭ２と、基板領域・ソースが電源電圧（Ｖdd）ノード
に接続され、ドレインが前記第１のＮＭＯＳトランジス
タＭ１のドレインに接続されたレベルシフト用の第１の
ＰＭＯＳトランジスタＭ３と、基板領域・ソースがＶdd
ノードに接続され、ドレインが前記第２のＮＭＯＳトラ
ンジスタＭ２のドレインに接続されたレベルシフト用の
第２のＰＭＯＳトランジスタＭ４と、ＣＭＯＳレベル系
の駆動制御信号ＨＩＮ入力を前記第１のＮＭＯＳトラン
ジスタＭ１のゲートに入力するとともに上記信号ＨＩＮ
入力をインバータ回路ＩＶ１で反転した反転信号を前記
第２のＮＭＯＳトランジスタＭ２のゲートに入力する入
力回路部とを具備している。
【００１９】そして、前記レベルシフト用の２個のＰＭ
ＯＳトランジスタＭ３、Ｍ４は、互いのゲート・ドレイ
ン相互が接続されており、第１のＰＭＯＳトランジスタ
Ｍ３のドレインが前記出力駆動用のＰＭＯＳトランジス
タＭ５のゲートに接続されている。
ＯＳトランジスタＭ３、Ｍ４は、互いのゲート・ドレイ
ン相互が接続されており、第１のＰＭＯＳトランジスタ
Ｍ３のドレインが前記出力駆動用のＰＭＯＳトランジス
タＭ５のゲートに接続されている。
【００２０】次に、図８中のレベルシフト回路の動作を
説明する。信号ＨＩＮが“Ｌ”レベル（０Ｖ）の時に
は、第１のＮＭＯＳトランジスタＭ１はオフになり、第
２のＮＭＯＳトランジスタＭ２はオン状態になってその
ドレインは“Ｌ”レベル（０Ｖ）になっている。これに
より、第１のＰＭＯＳトランジスタＭ３は、ゲートに０
Ｖが印加されてオン状態になっており、そのドレイン電
圧（output 1）はＶddになっており、このＶddがゲート
に印加される第２のＰＭＯＳトランジスタＭ４はオフ状
態になっている。この時、第１のＰＭＯＳトランジスタ
Ｍ３のドレイン電圧（Ｖdd）がゲートに印加される出力
駆動用のＰＭＯＳトランジスタＭ５はオフ状態になって
いる。
説明する。信号ＨＩＮが“Ｌ”レベル（０Ｖ）の時に
は、第１のＮＭＯＳトランジスタＭ１はオフになり、第
２のＮＭＯＳトランジスタＭ２はオン状態になってその
ドレインは“Ｌ”レベル（０Ｖ）になっている。これに
より、第１のＰＭＯＳトランジスタＭ３は、ゲートに０
Ｖが印加されてオン状態になっており、そのドレイン電
圧（output 1）はＶddになっており、このＶddがゲート
に印加される第２のＰＭＯＳトランジスタＭ４はオフ状
態になっている。この時、第１のＰＭＯＳトランジスタ
Ｍ３のドレイン電圧（Ｖdd）がゲートに印加される出力
駆動用のＰＭＯＳトランジスタＭ５はオフ状態になって
いる。
【００２１】これに対して、信号ＨＩＮが“Ｌ”レベル
から“Ｈ”レベルに切り換わると、第１のＮＭＯＳトラ
ンジスタＭ１はオン状態に反転してそのドレインは
“Ｌ”レベル（０Ｖ）になり、第２のＮＭＯＳトランジ
スタＭ２はオフ状態に反転にする。これにより、第１の
ＰＭＯＳトランジスタＭ３に電流が流れ始めてそのドレ
イン電圧が低下し、第２のＰＭＯＳトランジスタＭ４は
オン状態に反転してそのドレイン電圧が上昇してＶddに
なり、このＶddがゲートに印加される第１のＰＭＯＳト
ランジスタＭ３は急速にオフ状態に反転する。この時、
第１のＰＭＯＳトランジスタＭ３のドレイン電圧（０
Ｖ）がゲートに印加される出力駆動用のＰＭＯＳトラン
ジスタＭ５はオン状態に反転し、図１中のハイサイド出
力ＩＧＢＴ１０のゲートにＶddを供給する（ハイサイド
出力ＩＧＢＴ１０をオン駆動する）ようになる。
から“Ｈ”レベルに切り換わると、第１のＮＭＯＳトラ
ンジスタＭ１はオン状態に反転してそのドレインは
“Ｌ”レベル（０Ｖ）になり、第２のＮＭＯＳトランジ
スタＭ２はオフ状態に反転にする。これにより、第１の
ＰＭＯＳトランジスタＭ３に電流が流れ始めてそのドレ
イン電圧が低下し、第２のＰＭＯＳトランジスタＭ４は
オン状態に反転してそのドレイン電圧が上昇してＶddに
なり、このＶddがゲートに印加される第１のＰＭＯＳト
ランジスタＭ３は急速にオフ状態に反転する。この時、
第１のＰＭＯＳトランジスタＭ３のドレイン電圧（０
Ｖ）がゲートに印加される出力駆動用のＰＭＯＳトラン
ジスタＭ５はオン状態に反転し、図１中のハイサイド出
力ＩＧＢＴ１０のゲートにＶddを供給する（ハイサイド
出力ＩＧＢＴ１０をオン駆動する）ようになる。
【００２２】ところで、上記したように信号ＨＩＮが
“Ｌ”レベルから“Ｈ”レベルに変化した時、出力駆動
用のＰＭＯＳトランジスタＭ５のゲート・ソース間の電
圧に着目すれば、０Ｖから−Ｖddまで変化したことにな
る。
“Ｌ”レベルから“Ｈ”レベルに変化した時、出力駆動
用のＰＭＯＳトランジスタＭ５のゲート・ソース間の電
圧に着目すれば、０Ｖから−Ｖddまで変化したことにな
る。
【００２３】この時、第２のＰＭＯＳトランジスタＭ４
のゲート・ソース間の電圧も０Ｖから−Ｖddまで変化し
たことになり、第１のＮＭＯＳトランジスタＭ１のドレ
イン・ソース間の電圧はＶddから０Ｖまで変化したこと
になり、第２のＮＭＯＳトランジスタＭ２のドレイン・
ソース間の電圧は０ＶからＶddまで変化したことにな
り、第１のＰＭＯＳトランジスタＭ３のゲート・ソース
間の電圧も−Ｖddから０Ｖまで変化したことになる。
のゲート・ソース間の電圧も０Ｖから−Ｖddまで変化し
たことになり、第１のＮＭＯＳトランジスタＭ１のドレ
イン・ソース間の電圧はＶddから０Ｖまで変化したこと
になり、第２のＮＭＯＳトランジスタＭ２のドレイン・
ソース間の電圧は０ＶからＶddまで変化したことにな
り、第１のＰＭＯＳトランジスタＭ３のゲート・ソース
間の電圧も−Ｖddから０Ｖまで変化したことになる。
【００２４】従って、半導体装置の素子の微細化などに
より、出力駆動用のＰＭＯＳトランジスタＭ５のゲート
・ソース間の耐圧がＶdd以下になった場合には、ゲート
破壊を生じる。
より、出力駆動用のＰＭＯＳトランジスタＭ５のゲート
・ソース間の耐圧がＶdd以下になった場合には、ゲート
破壊を生じる。
【００２５】また、レベルシフト用の第１のＰＭＯＳト
ランジスタＭ３、第２のＰＭＯＳトランジスタＭ４のゲ
ート・ソース間の耐圧がＶdd以下になった場合には、ゲ
ート破壊を生じる。
ランジスタＭ３、第２のＰＭＯＳトランジスタＭ４のゲ
ート・ソース間の耐圧がＶdd以下になった場合には、ゲ
ート破壊を生じる。
【００２６】また、駆動制御信号入力用の第１のＮＭＯ
ＳトランジスタＭ１、第２のＮＭＯＳトランジスタＭ２
のドレイン・ソース間の耐圧がＶdd以下になった場合に
は、ＰＮ接合部のブレークダウンを生じる。
ＳトランジスタＭ１、第２のＮＭＯＳトランジスタＭ２
のドレイン・ソース間の耐圧がＶdd以下になった場合に
は、ＰＮ接合部のブレークダウンを生じる。
【００２７】
【発明が解決しようとする課題】上記したように従来の
高耐圧パワー集積回路におけるハイサイド側の出力駆動
回路は、出力駆動用のＰＭＯＳトランジスタのゲート・
ソース間の耐圧が動作電源電圧Ｖdd以下になった場合に
はゲート破壊を生じ、レベルシフト用のＰＭＯＳトラン
ジスタのゲート・ソース間の耐圧がＶdd以下になった場
合にはゲート破壊を生じ、駆動制御信号入力用のＮＭＯ
Ｓトランジスタのドレイン・ソース間の耐圧がＶdd以下
になった場合にはブレークダウンを生じるという問題が
あった。
高耐圧パワー集積回路におけるハイサイド側の出力駆動
回路は、出力駆動用のＰＭＯＳトランジスタのゲート・
ソース間の耐圧が動作電源電圧Ｖdd以下になった場合に
はゲート破壊を生じ、レベルシフト用のＰＭＯＳトラン
ジスタのゲート・ソース間の耐圧がＶdd以下になった場
合にはゲート破壊を生じ、駆動制御信号入力用のＮＭＯ
Ｓトランジスタのドレイン・ソース間の耐圧がＶdd以下
になった場合にはブレークダウンを生じるという問題が
あった。
【００２８】本発明は上記の問題点を解決すべくなされ
たもので、出力駆動用のＰＭＯＳトランジスタのゲート
・ソース間の耐圧、レベルシフト用のＰＭＯＳトランジ
スタのゲート・ソース間の耐圧、駆動制御信号入力用の
ＮＭＯＳトランジスタのドレイン・ソース間の耐圧がハ
イサイド駆動回路の動作電源電圧以下になった場合で
も、それらのゲート破壊あるいはブレークダウンを防止
し得るように接地電圧基準の駆動制御信号を動作電源電
圧基準の駆動制御信号にレベルシフトを行うレベルシフ
ト回路を有する高耐圧パワー集積回路を提供することを
目的とする。
たもので、出力駆動用のＰＭＯＳトランジスタのゲート
・ソース間の耐圧、レベルシフト用のＰＭＯＳトランジ
スタのゲート・ソース間の耐圧、駆動制御信号入力用の
ＮＭＯＳトランジスタのドレイン・ソース間の耐圧がハ
イサイド駆動回路の動作電源電圧以下になった場合で
も、それらのゲート破壊あるいはブレークダウンを防止
し得るように接地電圧基準の駆動制御信号を動作電源電
圧基準の駆動制御信号にレベルシフトを行うレベルシフ
ト回路を有する高耐圧パワー集積回路を提供することを
目的とする。
【００２９】
【課題を解決するための手段】本発明の高耐圧パワー集
積回路は、高電源が印加される高電源端子と、集積回路
外部の負荷が接続される中点端子と、前記高電源端子と
前記中点端子との間に接続された絶縁ゲート型トランジ
スタを有する電流吐出し用の第１の出力スイッチ素子
と、接地電圧基準の第１の駆動制御信号入力を動作電源
電圧基準の駆動制御信号にレベルシフトするレベルシフ
ト回路およびこのレベルシフトされた駆動制御信号に応
じて前記第１の出力スイッチ素子の制御電極に駆動信号
を供給する出力駆動用素子を備えた第１の駆動回路と、
制御回路用電源電圧を昇圧し、前記第１の駆動回路の動
作電源として供給する昇圧回路と、前記中点端子と接地
端子との間に接続された絶縁ゲート型トランジスタを有
する電流吸込み用の第２の出力スイッチ素子と、接地電
圧基準の第２の駆動制御信号入力に応じて前記第２の出
力スイッチ素子の制御電極に駆動信号を供給する第２の
駆動回路とを具備し、前記第１の駆動回路のレベルシフ
ト回路は、レベルシフト用のＰＭＯＳトランジスタのド
レインと駆動制御信号入力用のＮＭＯＳトランジスタの
ドレインとの間に少なくとも１個挿入され、ゲートに前
記動作電源電圧より低いバイアス電圧が印加され、前記
第１のＰＭＯＳトランジスタのドレインの電圧および前
記第２のＰＭＯＳトランジスタのドレインの電圧をクラ
ンプするための電圧クランプ用のＭＯＳトランジスタを
具備することを特徴とする。
積回路は、高電源が印加される高電源端子と、集積回路
外部の負荷が接続される中点端子と、前記高電源端子と
前記中点端子との間に接続された絶縁ゲート型トランジ
スタを有する電流吐出し用の第１の出力スイッチ素子
と、接地電圧基準の第１の駆動制御信号入力を動作電源
電圧基準の駆動制御信号にレベルシフトするレベルシフ
ト回路およびこのレベルシフトされた駆動制御信号に応
じて前記第１の出力スイッチ素子の制御電極に駆動信号
を供給する出力駆動用素子を備えた第１の駆動回路と、
制御回路用電源電圧を昇圧し、前記第１の駆動回路の動
作電源として供給する昇圧回路と、前記中点端子と接地
端子との間に接続された絶縁ゲート型トランジスタを有
する電流吸込み用の第２の出力スイッチ素子と、接地電
圧基準の第２の駆動制御信号入力に応じて前記第２の出
力スイッチ素子の制御電極に駆動信号を供給する第２の
駆動回路とを具備し、前記第１の駆動回路のレベルシフ
ト回路は、レベルシフト用のＰＭＯＳトランジスタのド
レインと駆動制御信号入力用のＮＭＯＳトランジスタの
ドレインとの間に少なくとも１個挿入され、ゲートに前
記動作電源電圧より低いバイアス電圧が印加され、前記
第１のＰＭＯＳトランジスタのドレインの電圧および前
記第２のＰＭＯＳトランジスタのドレインの電圧をクラ
ンプするための電圧クランプ用のＭＯＳトランジスタを
具備することを特徴とする。
【００３０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る高耐圧パワー集積回路の一部（出力スイ
ッチ素子と出力駆動回路）の構成および集積回路外部と
の接続関係を示している。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る高耐圧パワー集積回路の一部（出力スイ
ッチ素子と出力駆動回路）の構成および集積回路外部と
の接続関係を示している。
【００３１】＜第１実施例＞図１に示す高耐圧パワー集
積回路は、前述した従来例の高耐圧パワー集積回路と比
べて、ハイサイド駆動回路１５内のレベルシフト回路が
異なり、その他は同じである。
積回路は、前述した従来例の高耐圧パワー集積回路と比
べて、ハイサイド駆動回路１５内のレベルシフト回路が
異なり、その他は同じである。
【００３２】図１において、集積回路外部の高電源から
高電源電圧ＶＢＢ（例えば３００Ｖ〜５００Ｖ）が印加
される高電源端子１２と接地電圧ＧＮＤが印加される接
地端子１３との間に電流吐出し側のハイサイド出力スイ
ッチ素子１０および電流吸込み側のローサイド出力スイ
ッチ素子２０がトーテムポール接続されており、両者の
接続点に中点端子（外部負荷接続端子）１４が接続され
ている。
高電源電圧ＶＢＢ（例えば３００Ｖ〜５００Ｖ）が印加
される高電源端子１２と接地電圧ＧＮＤが印加される接
地端子１３との間に電流吐出し側のハイサイド出力スイ
ッチ素子１０および電流吸込み側のローサイド出力スイ
ッチ素子２０がトーテムポール接続されており、両者の
接続点に中点端子（外部負荷接続端子）１４が接続され
ている。
【００３３】即ち、高電源端子１２と中点端子１４との
間にハイサイド出力スイッチ素子１０が接続されてお
り、中点端子１４と接地端子１３との間にローサイド出
力スイッチ素子２０が接続されている。
間にハイサイド出力スイッチ素子１０が接続されてお
り、中点端子１４と接地端子１３との間にローサイド出
力スイッチ素子２０が接続されている。
【００３４】上記出力スイッチ素子１０、２０は、例え
ば三相モータ駆動回路の一部をなし、中点端子１４に接
続されている外部負荷（図示せず）に駆動電流を供給す
るものであり、Ｎチャネル型のＩＧＢＴが用いられてい
る。
ば三相モータ駆動回路の一部をなし、中点端子１４に接
続されている外部負荷（図示せず）に駆動電流を供給す
るものであり、Ｎチャネル型のＩＧＢＴが用いられてい
る。
【００３５】即ち、ハイサイドＩＧＢＴ１０は、コレク
タが高電源端子１２に接続され、エミッタ（電流出力端
子）は前記中点端子（外部負荷接続端子）１４に接続さ
れている。また、ローサイドＩＧＢＴ２０は、コレクタ
が中点端子１４に接続され、エミッタは接地端子１３に
接続されている。
タが高電源端子１２に接続され、エミッタ（電流出力端
子）は前記中点端子（外部負荷接続端子）１４に接続さ
れている。また、ローサイドＩＧＢＴ２０は、コレクタ
が中点端子１４に接続され、エミッタは接地端子１３に
接続されている。
【００３６】なお、前記出力スイッチ素子１０、２０に
は、外部負荷（図示せず）が大きなインダクタンスを有
する場合に生じる逆起電力に起因して流れる回生電流を
吸収するためのダイオード１７、１８が対応して並列に
接続されている。
は、外部負荷（図示せず）が大きなインダクタンスを有
する場合に生じる逆起電力に起因して流れる回生電流を
吸収するためのダイオード１７、１８が対応して並列に
接続されている。
【００３７】前記ハイサイド出力スイッチ素子１０およ
びローサイド出力スイッチ素子２０を駆動するための出
力駆動回路として、ハイサイド駆動回路１５およびロー
サイド駆動回路１６が設けられている。
びローサイド出力スイッチ素子２０を駆動するための出
力駆動回路として、ハイサイド駆動回路１５およびロー
サイド駆動回路１６が設けられている。
【００３８】前記ハイサイド駆動回路１５は、第１のＩ
ＧＢＴ駆動制御信号入力ＨＩＮに応じてハイサイド出力
ＩＧＢＴ１０のゲート容量に対する充電電流の供給出力
をオン／オフ制御することによりハイサイド出力ＩＧＢ
Ｔ１０のゲート電圧を制御するものである。
ＧＢＴ駆動制御信号入力ＨＩＮに応じてハイサイド出力
ＩＧＢＴ１０のゲート容量に対する充電電流の供給出力
をオン／オフ制御することによりハイサイド出力ＩＧＢ
Ｔ１０のゲート電圧を制御するものである。
【００３９】この場合、上記ハイサイド駆動回路１５
は、制御回路系の電源電圧ＶCCを昇圧回路１９により昇
圧した昇圧電圧Ｖddが動作電源として供給されており、
接地電圧基準の駆動制御信号入力ＨＩＮを動作電源電圧
基準の駆動制御信号にレベルシフトするものであり、ハ
イサイド出力ＩＧＢＴ１０をオン駆動する時にはハイサ
イド出力ＩＧＢＴ１０のゲートに上記昇圧電圧を供給す
るものである。
は、制御回路系の電源電圧ＶCCを昇圧回路１９により昇
圧した昇圧電圧Ｖddが動作電源として供給されており、
接地電圧基準の駆動制御信号入力ＨＩＮを動作電源電圧
基準の駆動制御信号にレベルシフトするものであり、ハ
イサイド出力ＩＧＢＴ１０をオン駆動する時にはハイサ
イド出力ＩＧＢＴ１０のゲートに上記昇圧電圧を供給す
るものである。
【００４０】前記昇圧回路１９は、電源電圧ＶCCが印加
されるノードと前記中点端子１４との間にブートストラ
ップ用の高耐圧ダイオードＤおよびコンデンサＣが直列
に接続されてなり、このコンデンサＣの両端間電圧を前
記ハイサイド駆動回路１５の動作電源として供給する。
されるノードと前記中点端子１４との間にブートストラ
ップ用の高耐圧ダイオードＤおよびコンデンサＣが直列
に接続されてなり、このコンデンサＣの両端間電圧を前
記ハイサイド駆動回路１５の動作電源として供給する。
【００４１】この昇圧回路１９は、前記ローサイド出力
ＩＧＢＴ２０がオン状態の時にコンデンサＣが充電さ
れ、ローサイド出力ＩＧＢＴ２０がオフ状態でハイサイ
ド出力ＩＧＢＴ１０がオン状態になった時に中点端子１
４の電圧が上昇し、それに応じて前記ダイオードＤのカ
ソード（コンデンサＣとの接続ノード、昇圧出力ノー
ド）の電圧が上昇する。
ＩＧＢＴ２０がオン状態の時にコンデンサＣが充電さ
れ、ローサイド出力ＩＧＢＴ２０がオフ状態でハイサイ
ド出力ＩＧＢＴ１０がオン状態になった時に中点端子１
４の電圧が上昇し、それに応じて前記ダイオードＤのカ
ソード（コンデンサＣとの接続ノード、昇圧出力ノー
ド）の電圧が上昇する。
【００４２】前記ローサイド駆動回路１６は、接地電圧
基準の第２のＩＧＢＴ駆動制御信号入力ＬＩＮに応じて
ローサイド出力ＩＧＢＴ２０のゲート容量に対する充電
電流の供給出力をオン／オフ制御することによりローサ
イド出力ＩＧＢＴ２０のゲート電圧を制御するものであ
る。
基準の第２のＩＧＢＴ駆動制御信号入力ＬＩＮに応じて
ローサイド出力ＩＧＢＴ２０のゲート容量に対する充電
電流の供給出力をオン／オフ制御することによりローサ
イド出力ＩＧＢＴ２０のゲート電圧を制御するものであ
る。
【００４３】上記ローサイド駆動回路１６は、前記電源
電圧ＶCCが動作電源として供給され、ローサイド出力Ｉ
ＧＢＴ２０をオン駆動する際に上記電源電圧ＶCCに等し
い駆動電圧を前記ローサイド出力ＩＧＢＴ２０のゲート
に供給するものである。
電圧ＶCCが動作電源として供給され、ローサイド出力Ｉ
ＧＢＴ２０をオン駆動する際に上記電源電圧ＶCCに等し
い駆動電圧を前記ローサイド出力ＩＧＢＴ２０のゲート
に供給するものである。
【００４４】なお、上記第１のＩＧＢＴ駆動制御信号入
力ＨＩＮおよび第２のＩＧＢＴ駆動制御信号入力ＬＩＮ
は、上記昇圧回路１９によって昇圧された昇圧電圧Ｖdd
を降圧回路１により制御回路系の電源電圧ＶCCに降圧
し、この降圧された電圧が供給される入力設定回路２に
よって発生される。
力ＨＩＮおよび第２のＩＧＢＴ駆動制御信号入力ＬＩＮ
は、上記昇圧回路１９によって昇圧された昇圧電圧Ｖdd
を降圧回路１により制御回路系の電源電圧ＶCCに降圧
し、この降圧された電圧が供給される入力設定回路２に
よって発生される。
【００４５】従って、図１に示した高耐圧パワー集積回
路の通常動作時において、前記ハイサイド出力ＩＧＢＴ
１０がオン状態でローサイド出力ＩＧＢＴ２０がオフ状
態の期間は、ハイサイド出力ＩＧＢＴ１０から中点端子
１４に流出する電流が外部負荷を駆動し、中点端子１４
の電圧（出力電圧ＯＵＴ）はほぼ高電源電圧ＶＢＢであ
る。
路の通常動作時において、前記ハイサイド出力ＩＧＢＴ
１０がオン状態でローサイド出力ＩＧＢＴ２０がオフ状
態の期間は、ハイサイド出力ＩＧＢＴ１０から中点端子
１４に流出する電流が外部負荷を駆動し、中点端子１４
の電圧（出力電圧ＯＵＴ）はほぼ高電源電圧ＶＢＢであ
る。
【００４６】これに対して、前記ローサイド出力ＩＧＢ
Ｔ２０がオン状態でハイサイド出力ＩＧＢＴ１０がオフ
状態の期間は、外部負荷側から中点端子１４に電流が流
入し、中点端子１４の電圧（出力電圧ＯＵＴ）はほぼＶ
CEsat （ＩＧＢＴ２０のコレクタ・エミッタ間飽和電
圧）である。
Ｔ２０がオン状態でハイサイド出力ＩＧＢＴ１０がオフ
状態の期間は、外部負荷側から中点端子１４に電流が流
入し、中点端子１４の電圧（出力電圧ＯＵＴ）はほぼＶ
CEsat （ＩＧＢＴ２０のコレクタ・エミッタ間飽和電
圧）である。
【００４７】なお、通常は、前記ハイサイドＩＧＢＴ１
０はマルチエミッタ構造を有するＩＧＢＴが用いられて
おり、前記ハイサイド出力ＩＧＢＴ１０の過電流を検出
して過電流検出信号を出力し、上記過電流検出信号をハ
イサイド駆動回路１５に伝達することにより、ハイサイ
ド出力ＩＧＢＴ１０をオフ状態に制御し、その破壊を防
止する（ハイサイド出力ＩＧＢＴ１０を保護する）過電
流制限回路（図示せず）が設けられている。
０はマルチエミッタ構造を有するＩＧＢＴが用いられて
おり、前記ハイサイド出力ＩＧＢＴ１０の過電流を検出
して過電流検出信号を出力し、上記過電流検出信号をハ
イサイド駆動回路１５に伝達することにより、ハイサイ
ド出力ＩＧＢＴ１０をオフ状態に制御し、その破壊を防
止する（ハイサイド出力ＩＧＢＴ１０を保護する）過電
流制限回路（図示せず）が設けられている。
【００４８】また、上記過電流制限回路は、必要に応じ
て、過電流検出信号をローサイド駆動回路１６に伝達す
ることにより、ローサイド出力ＩＧＢＴ２０をオフ状態
に制御し、その破壊を防止する。
て、過電流検出信号をローサイド駆動回路１６に伝達す
ることにより、ローサイド出力ＩＧＢＴ２０をオフ状態
に制御し、その破壊を防止する。
【００４９】図２は、図１中のハイサイド駆動回路１５
の一例を示す。このハイサイド駆動回路は、接地電圧基
準のＣＭＯＳレベル系の駆動制御信号入力ＨＩＮをＶdd
（動作電源電圧）基準の駆動信号にレベルシフト（電圧
変換）するレベルシフト回路２１と、このレベルシフト
回路２１の出力信号に応じて図１中のハイサイド出力Ｉ
ＧＢＴ１０のゲート容量に対する充電電流の供給出力を
オン／オフ制御することによりハイサイド出力ＩＧＢＴ
１０のゲート電圧を制御する（つまり、ハイサイド出力
ＩＧＢＴ１０をオン駆動する時にはハイサイド出力ＩＧ
ＢＴ１０のゲートに前記昇圧電圧Ｖddを供給する）出力
駆動素子Ｍ５とを具備する。
の一例を示す。このハイサイド駆動回路は、接地電圧基
準のＣＭＯＳレベル系の駆動制御信号入力ＨＩＮをＶdd
（動作電源電圧）基準の駆動信号にレベルシフト（電圧
変換）するレベルシフト回路２１と、このレベルシフト
回路２１の出力信号に応じて図１中のハイサイド出力Ｉ
ＧＢＴ１０のゲート容量に対する充電電流の供給出力を
オン／オフ制御することによりハイサイド出力ＩＧＢＴ
１０のゲート電圧を制御する（つまり、ハイサイド出力
ＩＧＢＴ１０をオン駆動する時にはハイサイド出力ＩＧ
ＢＴ１０のゲートに前記昇圧電圧Ｖddを供給する）出力
駆動素子Ｍ５とを具備する。
【００５０】上記出力駆動素子Ｍ５として、ＭＯＳＦＥ
Ｔが用いられており、通常は、基板領域・ソースがＶdd
ノードに接続され、ドレインが前記ハイサイド出力ＩＧ
ＢＴ１０のゲートに接続されたＰＭＯＳトランジスタが
用いられている。
Ｔが用いられており、通常は、基板領域・ソースがＶdd
ノードに接続され、ドレインが前記ハイサイド出力ＩＧ
ＢＴ１０のゲートに接続されたＰＭＯＳトランジスタが
用いられている。
【００５１】また、前記レベルシフト回路２１は、基板
領域・ソースがＧＮＤノードに接続された駆動制御信号
入力用の第１のＮＭＯＳトランジスタＭ１と、基板領域
・ソースがＧＮＤノードに接続された駆動制御信号入力
用の第２のＮＭＯＳトランジスタＭ２と、基板領域・ソ
ースが電源電圧（Ｖdd）ノードに接続されたレベルシフ
ト用の第１のＰＭＯＳトランジスタＭ３と、基板領域・
ソースがＶddノードに接続されたレベルシフト用の第２
のＰＭＯＳトランジスタＭ４とを有する。
領域・ソースがＧＮＤノードに接続された駆動制御信号
入力用の第１のＮＭＯＳトランジスタＭ１と、基板領域
・ソースがＧＮＤノードに接続された駆動制御信号入力
用の第２のＮＭＯＳトランジスタＭ２と、基板領域・ソ
ースが電源電圧（Ｖdd）ノードに接続されたレベルシフ
ト用の第１のＰＭＯＳトランジスタＭ３と、基板領域・
ソースがＶddノードに接続されたレベルシフト用の第２
のＰＭＯＳトランジスタＭ４とを有する。
【００５２】前記レベルシフト用の２個のＰＭＯＳトラ
ンジスタＭ３、Ｍ４は、互いのゲート・ドレイン相互が
接続されており、第１のＰＭＯＳトランジスタＭ３のド
レインが前記出力駆動用のＰＭＯＳトランジスタＭ５の
ゲートに接続されている。
ンジスタＭ３、Ｍ４は、互いのゲート・ドレイン相互が
接続されており、第１のＰＭＯＳトランジスタＭ３のド
レインが前記出力駆動用のＰＭＯＳトランジスタＭ５の
ゲートに接続されている。
【００５３】そして、接地電圧基準のＣＭＯＳレベル系
の駆動制御信号ＨＩＮ入力を前記第１のＮＭＯＳトラン
ジスタＭ１のゲートに入力するとともに上記信号ＨＩＮ
入力をインバータ回路ＩＶ１で反転した反転信号を前記
第２のＮＭＯＳトランジスタＭ２のゲートに入力する入
力回路部を有する。
の駆動制御信号ＨＩＮ入力を前記第１のＮＭＯＳトラン
ジスタＭ１のゲートに入力するとともに上記信号ＨＩＮ
入力をインバータ回路ＩＶ１で反転した反転信号を前記
第２のＮＭＯＳトランジスタＭ２のゲートに入力する入
力回路部を有する。
【００５４】さらに、前記レベルシフト用のＰＭＯＳト
ランジスタＭ３、Ｍ４のドレインと駆動制御信号入力用
のＮＭＯＳトランジスタＭ１、Ｍ２のドレインとの間に
それぞれ少なくとも１個挿入され、ゲートに前記動作電
源電圧Ｖddより低いバイアス電圧Ｖb が印加され、前記
第１のＰＭＯＳトランジスタＭ３のドレインの電圧（Ou
tput 1）をクランプするための電圧クランプ用のＭＯＳ
トランジスタを具備する。
ランジスタＭ３、Ｍ４のドレインと駆動制御信号入力用
のＮＭＯＳトランジスタＭ１、Ｍ２のドレインとの間に
それぞれ少なくとも１個挿入され、ゲートに前記動作電
源電圧Ｖddより低いバイアス電圧Ｖb が印加され、前記
第１のＰＭＯＳトランジスタＭ３のドレインの電圧（Ou
tput 1）をクランプするための電圧クランプ用のＭＯＳ
トランジスタを具備する。
【００５５】本例では、上記電圧クランプ用のＭＯＳト
ランジスタとして、前記第１のＰＭＯＳトランジスタＭ
３のドレインにソース・基板領域が接続された第３のＰ
ＭＯＳトランジスタＭ６と、上記第３のＰＭＯＳトラン
ジスタＭ６のドレインと前記第１のＮＭＯＳトランジス
タＭ１のドレインとの間にドレイン・ソース間が接続さ
れ、ソース・基板領域相互が接続された第３のＮＭＯＳ
トランジスタＭ８と、前記第２のＰＭＯＳトランジスタ
Ｍ４のドレインにソース・基板領域が接続された第４の
ＰＭＯＳトランジスタＭ７と、上記第４のＰＭＯＳトラ
ンジスタＭ７のドレインと前記第２のＮＭＯＳトランジ
スタＭ２のドレインとの間にドレイン・ソース間が接続
され、ソース・基板領域相互が接続された第４のＮＭＯ
ＳトランジスタＭ９とを有する。
ランジスタとして、前記第１のＰＭＯＳトランジスタＭ
３のドレインにソース・基板領域が接続された第３のＰ
ＭＯＳトランジスタＭ６と、上記第３のＰＭＯＳトラン
ジスタＭ６のドレインと前記第１のＮＭＯＳトランジス
タＭ１のドレインとの間にドレイン・ソース間が接続さ
れ、ソース・基板領域相互が接続された第３のＮＭＯＳ
トランジスタＭ８と、前記第２のＰＭＯＳトランジスタ
Ｍ４のドレインにソース・基板領域が接続された第４の
ＰＭＯＳトランジスタＭ７と、上記第４のＰＭＯＳトラ
ンジスタＭ７のドレインと前記第２のＮＭＯＳトランジ
スタＭ２のドレインとの間にドレイン・ソース間が接続
され、ソース・基板領域相互が接続された第４のＮＭＯ
ＳトランジスタＭ９とを有する。
【００５６】さらに、前記電圧クランプ用のトランジス
タＭ６〜Ｍ９の各ゲートに共通接続されているバイアス
電圧ノードには、前記Ｖddより低いバイアス電圧Ｖb を
供給するためのバイアス電圧供給源が接続されている。
タＭ６〜Ｍ９の各ゲートに共通接続されているバイアス
電圧ノードには、前記Ｖddより低いバイアス電圧Ｖb を
供給するためのバイアス電圧供給源が接続されている。
【００５７】なお、前記出力駆動用のＰＭＯＳトランジ
スタＭ５のゲート・ソース間の耐圧、レベルシフト用の
ＰＭＯＳトランジスタＭ３、Ｍ４のゲート・ソース間の
耐圧、駆動制御信号入力用のＮＭＯＳトランジスタＭ
１、Ｍ２のドレイン・ソース間の耐圧がＶdd／２より十
分に高いものと仮定すれば、前記バイアス電圧Ｖb とし
て例えばＶdd／２を供給するためのバイアス電圧供給源
として、例えばＶddノードと前記第１のバイアス電圧ノ
ードとの間にツェナーダイオードＺＤが接続されてい
る。
スタＭ５のゲート・ソース間の耐圧、レベルシフト用の
ＰＭＯＳトランジスタＭ３、Ｍ４のゲート・ソース間の
耐圧、駆動制御信号入力用のＮＭＯＳトランジスタＭ
１、Ｍ２のドレイン・ソース間の耐圧がＶdd／２より十
分に高いものと仮定すれば、前記バイアス電圧Ｖb とし
て例えばＶdd／２を供給するためのバイアス電圧供給源
として、例えばＶddノードと前記第１のバイアス電圧ノ
ードとの間にツェナーダイオードＺＤが接続されてい
る。
【００５８】次に、図２中のレベルシフト回路２１の動
作を説明する。信号ＨＩＮが“Ｌ”レベル（０Ｖ）の時
には、第１のＮＭＯＳトランジスタＭ１はオフになり、
第２のＮＭＯＳトランジスタＭ２はオン状態になってそ
のドレインは“Ｌ”レベル（０Ｖ）になっている。そし
て、それぞれのゲートにバイアス電圧Ｖb （＝Ｖdd／
２）が印加されている電圧クランプ用のＮＭＯＳトラン
ジスタＭ９、ＰＭＯＳトランジスタＭ７はそれぞれオン
状態になっているので、ＰＭＯＳトランジスタＭ７のド
レイン電圧はほぼＶb にクランプされている。
作を説明する。信号ＨＩＮが“Ｌ”レベル（０Ｖ）の時
には、第１のＮＭＯＳトランジスタＭ１はオフになり、
第２のＮＭＯＳトランジスタＭ２はオン状態になってそ
のドレインは“Ｌ”レベル（０Ｖ）になっている。そし
て、それぞれのゲートにバイアス電圧Ｖb （＝Ｖdd／
２）が印加されている電圧クランプ用のＮＭＯＳトラン
ジスタＭ９、ＰＭＯＳトランジスタＭ７はそれぞれオン
状態になっているので、ＰＭＯＳトランジスタＭ７のド
レイン電圧はほぼＶb にクランプされている。
【００５９】これにより、第１のＰＭＯＳトランジスタ
Ｍ３は、ゲートにＶb （＝Ｖdd／２）が印加されてオン
状態になっており、そのドレイン電圧はＶddになってお
り、この電圧Ｖddがゲートに印加される第２のＰＭＯＳ
トランジスタＭ４および出力駆動用のＰＭＯＳトランジ
スタＭ５はオフ状態になっている。
Ｍ３は、ゲートにＶb （＝Ｖdd／２）が印加されてオン
状態になっており、そのドレイン電圧はＶddになってお
り、この電圧Ｖddがゲートに印加される第２のＰＭＯＳ
トランジスタＭ４および出力駆動用のＰＭＯＳトランジ
スタＭ５はオフ状態になっている。
【００６０】これに対して、信号ＨＩＮが“Ｌ”レベル
から“Ｈ”レベルに切り換わると、第１のＮＭＯＳトラ
ンジスタＭ１はオン状態に反転してそのドレインは
“Ｌ”レベル（０Ｖ）になり、第２のＮＭＯＳトランジ
スタＭ２はオフ状態に反転にする。そして、それぞれの
ゲートにバイアス電圧Ｖb （＝Ｖdd／２）が印加されて
いる電圧クランプ用のＮＭＯＳトランジスタＭ８、ＰＭ
ＯＳトランジスタＭ６はそれぞれオン状態になっている
ので、ＰＭＯＳトランジスタＭ６のドレイン電圧はほぼ
Ｖb にクランプされている。
から“Ｈ”レベルに切り換わると、第１のＮＭＯＳトラ
ンジスタＭ１はオン状態に反転してそのドレインは
“Ｌ”レベル（０Ｖ）になり、第２のＮＭＯＳトランジ
スタＭ２はオフ状態に反転にする。そして、それぞれの
ゲートにバイアス電圧Ｖb （＝Ｖdd／２）が印加されて
いる電圧クランプ用のＮＭＯＳトランジスタＭ８、ＰＭ
ＯＳトランジスタＭ６はそれぞれオン状態になっている
ので、ＰＭＯＳトランジスタＭ６のドレイン電圧はほぼ
Ｖb にクランプされている。
【００６１】これにより、第１のＰＭＯＳトランジスタ
Ｍ３に電流が流れ始めてそのドレイン電圧が低下し、第
２のＰＭＯＳトランジスタＭ４はオン状態に反転してそ
のドレイン電圧が上昇してＶddになり、このＶddがゲー
トに印加される第１のＰＭＯＳトランジスタＭ３は急速
にオフ状態に反転する。この時、第１のＰＭＯＳトラン
ジスタＭ３のドレイン電圧（第３のＰＭＯＳトランジス
タＭ６のドレイン電圧）であるＶb ＝Ｖdd／２がゲート
に印加される出力駆動用のＰＭＯＳトランジスタＭ５は
オン状態に反転し、図１中のハイサイド出力ＩＧＢＴ１
０のゲートにＶddを供給する（ハイサイド出力ＩＧＢＴ
１０をオン駆動する）ようになる。
Ｍ３に電流が流れ始めてそのドレイン電圧が低下し、第
２のＰＭＯＳトランジスタＭ４はオン状態に反転してそ
のドレイン電圧が上昇してＶddになり、このＶddがゲー
トに印加される第１のＰＭＯＳトランジスタＭ３は急速
にオフ状態に反転する。この時、第１のＰＭＯＳトラン
ジスタＭ３のドレイン電圧（第３のＰＭＯＳトランジス
タＭ６のドレイン電圧）であるＶb ＝Ｖdd／２がゲート
に印加される出力駆動用のＰＭＯＳトランジスタＭ５は
オン状態に反転し、図１中のハイサイド出力ＩＧＢＴ１
０のゲートにＶddを供給する（ハイサイド出力ＩＧＢＴ
１０をオン駆動する）ようになる。
【００６２】上記したように信号ＨＩＮが“Ｌ”レベル
から“Ｈ”レベルに変化した時、出力駆動用のＰＭＯＳ
トランジスタＭ５のゲート・ソース間の電圧に着目すれ
ば、０Ｖから−Ｖb （＝Ｖdd／２）まで変化したことに
なる。
から“Ｈ”レベルに変化した時、出力駆動用のＰＭＯＳ
トランジスタＭ５のゲート・ソース間の電圧に着目すれ
ば、０Ｖから−Ｖb （＝Ｖdd／２）まで変化したことに
なる。
【００６３】この時、第２のＰＭＯＳトランジスタＭ４
のゲート・ソース間の電圧も０Ｖから−Ｖb （＝Ｖdd／
２）まで変化したことになり、第１のＰＭＯＳトランジ
スタＭ３のゲート・ソース間の電圧は−Ｖb （＝Ｖdd／
２）から０Ｖまで変化したことになる。また、前記第１
のＮＭＯＳトランジスタＭ１のドレイン・ソース間の電
圧および第２のＮＭＯＳトランジスタＭ２のドレイン・
ソース間の電圧は、それぞれ０ＶからＶb まで変化した
ことになる。
のゲート・ソース間の電圧も０Ｖから−Ｖb （＝Ｖdd／
２）まで変化したことになり、第１のＰＭＯＳトランジ
スタＭ３のゲート・ソース間の電圧は−Ｖb （＝Ｖdd／
２）から０Ｖまで変化したことになる。また、前記第１
のＮＭＯＳトランジスタＭ１のドレイン・ソース間の電
圧および第２のＮＭＯＳトランジスタＭ２のドレイン・
ソース間の電圧は、それぞれ０ＶからＶb まで変化した
ことになる。
【００６４】従って、出力駆動用のＰＭＯＳトランジス
タＭ５のゲート・ソース間の耐圧がＶdd以下になった場
合であってもＶdd／２より高ければ、ゲート破壊を生じ
ることはない。また、レベルシフト用の第１のＰＭＯＳ
トランジスタＭ３、第２のＰＭＯＳトランジスタＭ４の
ゲート・ソース間の耐圧がＶdd以下になった場合であっ
てもＶdd／２より高ければ、ゲート破壊を生じることは
ない。また、駆動制御信号入力用の第１のＮＭＯＳトラ
ンジスタＭ１、第２のＮＭＯＳトランジスタＭ２のドレ
イン・ソース間の耐圧がＶdd以下になった場合であって
もＶdd／２より高ければ、ＰＮ接合部のブレークダウン
を生じることはない。
タＭ５のゲート・ソース間の耐圧がＶdd以下になった場
合であってもＶdd／２より高ければ、ゲート破壊を生じ
ることはない。また、レベルシフト用の第１のＰＭＯＳ
トランジスタＭ３、第２のＰＭＯＳトランジスタＭ４の
ゲート・ソース間の耐圧がＶdd以下になった場合であっ
てもＶdd／２より高ければ、ゲート破壊を生じることは
ない。また、駆動制御信号入力用の第１のＮＭＯＳトラ
ンジスタＭ１、第２のＮＭＯＳトランジスタＭ２のドレ
イン・ソース間の耐圧がＶdd以下になった場合であって
もＶdd／２より高ければ、ＰＮ接合部のブレークダウン
を生じることはない。
【００６５】＜第２実施例＞前述した図２中のレベルシ
フト回路２１において、出力駆動用のＰＭＯＳトランジ
スタＭ５、レベルシフト用のＰＭＯＳトランジスタＭ
３、Ｍ４のゲート・ソース間の耐圧がＶdd以上ある場合
には、図３に示す第２実施例のように実施することが可
能である。
フト回路２１において、出力駆動用のＰＭＯＳトランジ
スタＭ５、レベルシフト用のＰＭＯＳトランジスタＭ
３、Ｍ４のゲート・ソース間の耐圧がＶdd以上ある場合
には、図３に示す第２実施例のように実施することが可
能である。
【００６６】即ち、図３中に示すレベルシフト回路３１
は、図２に示した第１実施例のレベルシフト回路２１と
比べて、電圧クランプ用の第３のＰＭＯＳトランジスタ
Ｍ６および第４のＰＭＯＳトランジスタＭ７を省略した
点が異なり、その他は同じであるので図２中と同一符号
を付している。
は、図２に示した第１実施例のレベルシフト回路２１と
比べて、電圧クランプ用の第３のＰＭＯＳトランジスタ
Ｍ６および第４のＰＭＯＳトランジスタＭ７を省略した
点が異なり、その他は同じであるので図２中と同一符号
を付している。
【００６７】このように第３のＰＭＯＳトランジスタＭ
６および第４のＰＭＯＳトランジスタＭ７を省略した場
合には、入力信号ＨＩＮが“Ｌ”レベルから“Ｈ”レベ
ルに変化した時、前述した第１実施例の動作に準じて動
作する時、出力駆動用のＰＭＯＳトランジスタＭ５、レ
ベルシフト用のＰＭＯＳトランジスタＭ３、Ｍ４のゲー
ト・ソース間に印加される電圧は０ＶからＶddまで変化
するが、駆動制御信号入力用のＮＭＯＳトランジスタＭ
１、Ｍ２のドレイン電圧の上限をＶb にクランプするこ
とが可能である。
６および第４のＰＭＯＳトランジスタＭ７を省略した場
合には、入力信号ＨＩＮが“Ｌ”レベルから“Ｈ”レベ
ルに変化した時、前述した第１実施例の動作に準じて動
作する時、出力駆動用のＰＭＯＳトランジスタＭ５、レ
ベルシフト用のＰＭＯＳトランジスタＭ３、Ｍ４のゲー
ト・ソース間に印加される電圧は０ＶからＶddまで変化
するが、駆動制御信号入力用のＮＭＯＳトランジスタＭ
１、Ｍ２のドレイン電圧の上限をＶb にクランプするこ
とが可能である。
【００６８】従って、駆動制御信号入力用のＮＭＯＳト
ランジスタＭ１、Ｍ２のドレイン・ソース間の耐圧がＶ
dd以下になった場合であってもＶdd／２より高ければ、
ＰＮ接合部のブレークダウンを生じることはない。
ランジスタＭ１、Ｍ２のドレイン・ソース間の耐圧がＶ
dd以下になった場合であってもＶdd／２より高ければ、
ＰＮ接合部のブレークダウンを生じることはない。
【００６９】＜第３実施例＞前述した図２中のレベルシ
フト回路２１において、駆動制御信号入力用のＮＭＯＳ
トランジスタＭ１、Ｍ２のゲート・ソース間の耐圧がＶ
dd以上ある場合には、図４に示す第３実施例のように実
施することが可能である。
フト回路２１において、駆動制御信号入力用のＮＭＯＳ
トランジスタＭ１、Ｍ２のゲート・ソース間の耐圧がＶ
dd以上ある場合には、図４に示す第３実施例のように実
施することが可能である。
【００７０】即ち、図４中に示すレベルシフト回路４１
は、図２に示した第１実施例のレベルシフト回路２１と
比べて、電圧クランプ用の第３のＮＭＯＳトランジスタ
Ｍ８および第４のＮＭＯＳトランジスタＭ９を省略した
点が異なり、その他は同じであるので図２中と同一符号
を付している。
は、図２に示した第１実施例のレベルシフト回路２１と
比べて、電圧クランプ用の第３のＮＭＯＳトランジスタ
Ｍ８および第４のＮＭＯＳトランジスタＭ９を省略した
点が異なり、その他は同じであるので図２中と同一符号
を付している。
【００７１】このように第３のＮＭＯＳトランジスタＭ
８および第４のＮＭＯＳトランジスタＭ９を省略した場
合には、入力信号ＨＩＮが“Ｌ”レベルから“Ｈ”レベ
ルに変化した時、前述した第１実施例の動作に準じて動
作する時、駆動制御信号入力用のＮＭＯＳトランジスタ
Ｍ１、Ｍ２のドレイン・ソース間に印加される電圧は０
ＶからＶddまで変化するが、レベルシフト用のＰＭＯＳ
トランジスタＭ３、Ｍ４のドレイン電圧の上限をほぼＶ
b にクランプすることが可能である。
８および第４のＮＭＯＳトランジスタＭ９を省略した場
合には、入力信号ＨＩＮが“Ｌ”レベルから“Ｈ”レベ
ルに変化した時、前述した第１実施例の動作に準じて動
作する時、駆動制御信号入力用のＮＭＯＳトランジスタ
Ｍ１、Ｍ２のドレイン・ソース間に印加される電圧は０
ＶからＶddまで変化するが、レベルシフト用のＰＭＯＳ
トランジスタＭ３、Ｍ４のドレイン電圧の上限をほぼＶ
b にクランプすることが可能である。
【００７２】従って、出力駆動用のＰＭＯＳトランジス
タＭ５、レベルシフト用のＰＭＯＳトランジスタＭ３、
Ｍ４のゲート・ソース間の耐圧がＶdd以下になった場合
であってもＶdd／２より高ければ、ゲート破壊を生じる
ことはない。
タＭ５、レベルシフト用のＰＭＯＳトランジスタＭ３、
Ｍ４のゲート・ソース間の耐圧がＶdd以下になった場合
であってもＶdd／２より高ければ、ゲート破壊を生じる
ことはない。
【００７３】＜第４実施例＞第４実施例では、図２に示
した第１実施例のレベルシフト回路２１において、出力
駆動用のＰＭＯＳトランジスタＭ５のゲート・ソース間
の耐圧、レベルシフト用のＰＭＯＳトランジスタＭ３、
Ｍ４のゲート・ソース間の耐圧、駆動制御信号入力用の
ＮＭＯＳトランジスタＭ１、Ｍ２のドレイン・ソース間
の耐圧がＶdd／ｎより高いがＶddより低い場合の回路構
成を、図５に示すように一般化したものである。
した第１実施例のレベルシフト回路２１において、出力
駆動用のＰＭＯＳトランジスタＭ５のゲート・ソース間
の耐圧、レベルシフト用のＰＭＯＳトランジスタＭ３、
Ｍ４のゲート・ソース間の耐圧、駆動制御信号入力用の
ＮＭＯＳトランジスタＭ１、Ｍ２のドレイン・ソース間
の耐圧がＶdd／ｎより高いがＶddより低い場合の回路構
成を、図５に示すように一般化したものである。
【００７４】即ち、図５中に示すレベルシフト回路５１
は、図２に示した第１実施例のレベルシフト回路２１と
比べて、（１）電圧クランプ用のトランジスタＭ６〜Ｍ
９と同様の４個で１組をなす複数（ｎ）組の電圧クラン
プ用トランジスタ（図中には、２組の電圧クランプ用ト
ランジスタＭ６〜Ｍ９、Ｍ１０〜Ｍ１３を示す。）がカ
スコード接続されている点、（２）上記カスコード接続
されたｎ組のトランジスタにそれぞれ対応するｎ個のバ
イアス電圧ノードに対応して異なるバイアス電圧が印加
されている点が異なり、その他は同じであるので図２中
と同一符号を付している。
は、図２に示した第１実施例のレベルシフト回路２１と
比べて、（１）電圧クランプ用のトランジスタＭ６〜Ｍ
９と同様の４個で１組をなす複数（ｎ）組の電圧クラン
プ用トランジスタ（図中には、２組の電圧クランプ用ト
ランジスタＭ６〜Ｍ９、Ｍ１０〜Ｍ１３を示す。）がカ
スコード接続されている点、（２）上記カスコード接続
されたｎ組のトランジスタにそれぞれ対応するｎ個のバ
イアス電圧ノードに対応して異なるバイアス電圧が印加
されている点が異なり、その他は同じであるので図２中
と同一符号を付している。
【００７５】この場合、上記カスコード接続されたｎ組
のＭＯＳトランジスタを高電圧側から低電圧側に捉える
と、それぞれ対応するｎ個のバイアス電圧ノードに対応
して印加されるバイアス電圧Ｖb1、…、Ｖbnは順次低く
なっており、本例では一定のステップで段階的に低くな
っている。即ち、Ｖb1＝(n-1) Ｖdd／ｎ、…、Ｖbn＝Ｖ
dd／ｎとなっている。
のＭＯＳトランジスタを高電圧側から低電圧側に捉える
と、それぞれ対応するｎ個のバイアス電圧ノードに対応
して印加されるバイアス電圧Ｖb1、…、Ｖbnは順次低く
なっており、本例では一定のステップで段階的に低くな
っている。即ち、Ｖb1＝(n-1) Ｖdd／ｎ、…、Ｖbn＝Ｖ
dd／ｎとなっている。
【００７６】＜第５実施例＞第５実施例では、図２に示
した第１実施例のレベルシフト回路２１において、駆動
制御信号入力用のＮＭＯＳトランジスタＭ１、Ｍ２のド
レイン・ソース間の耐圧がＶdd／ｎより高いがＶddより
低い場合の回路構成を、図６に示すように一般化したも
のである。
した第１実施例のレベルシフト回路２１において、駆動
制御信号入力用のＮＭＯＳトランジスタＭ１、Ｍ２のド
レイン・ソース間の耐圧がＶdd／ｎより高いがＶddより
低い場合の回路構成を、図６に示すように一般化したも
のである。
【００７７】即ち、図６中に示すレベルシフト回路６１
は、図３に示した第２実施例のレベルシフト回路３１と
比べて、（１）レベルシフト用のＰＭＯＳトランジスタ
Ｍ３、Ｍ４と駆動制御信号入力用のＮＭＯＳトランジス
タＭ１、Ｍ２との間に、電圧クランプ用のＮＭＯＳトラ
ンジスタＭ８、Ｍ９の２個で１組をなす複数（ｎ）組の
ＭＯＳトランジスタ（図中には、２組の電圧クランプ用
トランジスタＭ８、Ｍ９およびＭ１２、Ｍ１３を示
す。）がカスコード接続されている点、（２）上記カス
コード接続されたｎ組のＭＯＳトランジスタにそれぞれ
対応するｎ個のバイアス電圧ノードに対応して異なるバ
イアス電圧が印加されている点が異なり、その他は同じ
であるので図３中と同一符号を付している。
は、図３に示した第２実施例のレベルシフト回路３１と
比べて、（１）レベルシフト用のＰＭＯＳトランジスタ
Ｍ３、Ｍ４と駆動制御信号入力用のＮＭＯＳトランジス
タＭ１、Ｍ２との間に、電圧クランプ用のＮＭＯＳトラ
ンジスタＭ８、Ｍ９の２個で１組をなす複数（ｎ）組の
ＭＯＳトランジスタ（図中には、２組の電圧クランプ用
トランジスタＭ８、Ｍ９およびＭ１２、Ｍ１３を示
す。）がカスコード接続されている点、（２）上記カス
コード接続されたｎ組のＭＯＳトランジスタにそれぞれ
対応するｎ個のバイアス電圧ノードに対応して異なるバ
イアス電圧が印加されている点が異なり、その他は同じ
であるので図３中と同一符号を付している。
【００７８】この場合、上記カスコード接続されたｎ組
のＭＯＳトランジスタを高電圧側から低電圧側に捉える
と、それぞれ対応するｎ個のバイアス電圧ノードに対応
して印加されるバイアス電圧Ｖb1、…、Ｖbnは順次低く
なっており、本例では一定のステップで段階的に低くな
っている。即ち、Ｖb1＝(n-1) Ｖdd／ｎ、…、Ｖbn＝Ｖ
dd／ｎとなっている。
のＭＯＳトランジスタを高電圧側から低電圧側に捉える
と、それぞれ対応するｎ個のバイアス電圧ノードに対応
して印加されるバイアス電圧Ｖb1、…、Ｖbnは順次低く
なっており、本例では一定のステップで段階的に低くな
っている。即ち、Ｖb1＝(n-1) Ｖdd／ｎ、…、Ｖbn＝Ｖ
dd／ｎとなっている。
【００７９】＜第６実施例＞第６実施例では、図２に示
した第１実施例のレベルシフト回路２１において、出力
駆動用のＰＭＯＳトランジスタＭ５、レベルシフト用の
ＰＭＯＳトランジスタＭ３、Ｍ４のゲート・ソース間の
耐圧がＶdd／ｎより高いがＶddより低い場合の回路構成
を、図７に示すように一般化したものである。
した第１実施例のレベルシフト回路２１において、出力
駆動用のＰＭＯＳトランジスタＭ５、レベルシフト用の
ＰＭＯＳトランジスタＭ３、Ｍ４のゲート・ソース間の
耐圧がＶdd／ｎより高いがＶddより低い場合の回路構成
を、図７に示すように一般化したものである。
【００８０】即ち、図７中に示すレベルシフト回路７１
は、図４に示した第３実施例のレベルシフト回路４１と
比べて、（１）レベルシフト用のＰＭＯＳトランジスタ
Ｍ３、Ｍ４と駆動制御信号入力用のＮＭＯＳトランジス
タＭ１、Ｍ２との間に、電圧クランプ用のＰＭＯＳトラ
ンジスタＭ６、Ｍ７の２個で１組をなす複数（ｎ）組の
ＭＯＳトランジスタ（図中には、２組の電圧クランプ用
トランジスタＭ６、Ｍ７およびＭ１０、Ｍ１１を示
す。）がカスコード接続されている点、（２）上記カス
コード接続されたｎ組のＭＯＳトランジスタにそれぞれ
対応するｎ個のバイアス電圧ノードに対応して異なるバ
イアス電圧が印加されている点が異なり、その他は同じ
であるので図４中と同一符号を付している。
は、図４に示した第３実施例のレベルシフト回路４１と
比べて、（１）レベルシフト用のＰＭＯＳトランジスタ
Ｍ３、Ｍ４と駆動制御信号入力用のＮＭＯＳトランジス
タＭ１、Ｍ２との間に、電圧クランプ用のＰＭＯＳトラ
ンジスタＭ６、Ｍ７の２個で１組をなす複数（ｎ）組の
ＭＯＳトランジスタ（図中には、２組の電圧クランプ用
トランジスタＭ６、Ｍ７およびＭ１０、Ｍ１１を示
す。）がカスコード接続されている点、（２）上記カス
コード接続されたｎ組のＭＯＳトランジスタにそれぞれ
対応するｎ個のバイアス電圧ノードに対応して異なるバ
イアス電圧が印加されている点が異なり、その他は同じ
であるので図４中と同一符号を付している。
【００８１】この場合、上記カスコード接続されたｎ組
のＭＯＳトランジスタを高電圧側から低電圧側に捉える
と、それぞれ対応するｎ個のバイアス電圧ノードに対応
して印加されるバイアス電圧Ｖb1、…、Ｖbnは順次低く
なっており、本例では一定のステップで段階的に低くな
っている。即ち、Ｖb1＝(n-1) Ｖdd／ｎ、…、Ｖbn＝Ｖ
dd／ｎとなっている。
のＭＯＳトランジスタを高電圧側から低電圧側に捉える
と、それぞれ対応するｎ個のバイアス電圧ノードに対応
して印加されるバイアス電圧Ｖb1、…、Ｖbnは順次低く
なっており、本例では一定のステップで段階的に低くな
っている。即ち、Ｖb1＝(n-1) Ｖdd／ｎ、…、Ｖbn＝Ｖ
dd／ｎとなっている。
【００８２】なお、本発明は、出力スイッチ素子とし
て、前記Ｎチャネル型のＩＧＢＴに限らず、マルチエミ
ッタ構造を有するＩＧＢＴ、二重拡散型のパワーＭＯＳ
ＦＥＴ、マルチソース構造を有するＤＭＯＳＦＥＴなど
の電圧駆動型のパワートランジスタ、バイポーラトラン
ジスタ、サイリスタなどを有する高耐圧パワー集積回路
に対しても適用可能である。
て、前記Ｎチャネル型のＩＧＢＴに限らず、マルチエミ
ッタ構造を有するＩＧＢＴ、二重拡散型のパワーＭＯＳ
ＦＥＴ、マルチソース構造を有するＤＭＯＳＦＥＴなど
の電圧駆動型のパワートランジスタ、バイポーラトラン
ジスタ、サイリスタなどを有する高耐圧パワー集積回路
に対しても適用可能である。
【００８３】
【発明の効果】上述したように本発明によれば、出力駆
動用のＰＭＯＳトランジスタのゲート・ソース間の耐
圧、レベルシフト用のＰＭＯＳトランジスタのゲート・
ソース間の耐圧、駆動制御信号入力用のＮＭＯＳトラン
ジスタのドレイン・ソース間の耐圧がハイサイド駆動回
路の動作電源電圧以下になった場合でも、それらのゲー
ト破壊あるいはブレークダウンを防止し得るように接地
電圧基準の駆動制御信号を動作電源電圧基準の駆動制御
信号にレベルシフトを行うレベルシフト回路を有する高
耐圧パワー集積回路を提供することができる。
動用のＰＭＯＳトランジスタのゲート・ソース間の耐
圧、レベルシフト用のＰＭＯＳトランジスタのゲート・
ソース間の耐圧、駆動制御信号入力用のＮＭＯＳトラン
ジスタのドレイン・ソース間の耐圧がハイサイド駆動回
路の動作電源電圧以下になった場合でも、それらのゲー
ト破壊あるいはブレークダウンを防止し得るように接地
電圧基準の駆動制御信号を動作電源電圧基準の駆動制御
信号にレベルシフトを行うレベルシフト回路を有する高
耐圧パワー集積回路を提供することができる。
【図１】本発明の高耐圧パワー集積回路における出力ス
イッチ素子と出力駆動回路の一例を示す構成説明図。
イッチ素子と出力駆動回路の一例を示す構成説明図。
【図２】図１中のレベルシフト回路の第１実施例を示す
回路図。
回路図。
【図３】図１中のレベルシフト回路の第２実施例を示す
回路図。
回路図。
【図４】図１中のレベルシフト回路の第３実施例を示す
回路図。
回路図。
【図５】図１中のレベルシフト回路の第４実施例を示す
回路図。
回路図。
【図６】図１中のレベルシフト回路の第５実施例を示す
回路図。
回路図。
【図７】図１中のレベルシフト回路の第６実施例を示す
回路図。
回路図。
【図８】図１中のハイサイド駆動回路の従来例を示す回
路図。
路図。
１０…ハイサイドＩＧＢＴ、 １２…高電源端子、 １３…接地端子、 １４…ＩＣの中点端子、 １５…ハイサイド駆動回路、 １６…ローサイド駆動回路、 １７、１８…ダイオード、 １９…昇圧回路、 ２０…ローサイドＩＧＢＴ、 ２１…レベルシフト回路、 Ｍ５…出力駆動用素子（ＰＭＯＳトランジスタ）、 Ｍ１、Ｍ２…駆動制御信号入力用トランジスタ、 Ｍ３、Ｍ４…レベルシフト用トランジスタ、 Ｍ６〜Ｍ９…電圧クランプ用トランジスタ。
Claims (10)
- 【請求項１】 高電源が印加される高電源端子と、 集積回路外部の負荷が接続される中点端子と、 前記高電源端子と前記中点端子との間に接続された絶縁
ゲート型トランジスタを有する電流吐出し用の第１の出
力スイッチ素子と、 接地電圧基準の第１の駆動制御信号入力を動作電源電圧
基準の駆動制御信号にレベルシフトするレベルシフト回
路およびこのレベルシフトされた駆動制御信号に応じて
前記第１の出力スイッチ素子の制御電極に駆動信号を供
給する出力駆動用素子を備えた第１の駆動回路と、 制御回路用電源電圧を昇圧し、前記第１の駆動回路の動
作電源として供給する昇圧回路と、 前記中点端子と接地端子との間に接続された絶縁ゲート
型トランジスタを有する電流吸込み用の第２の出力スイ
ッチ素子と、 接地電圧基準の第２の駆動制御信号入力に応じて前記第
２の出力スイッチ素子の制御電極に駆動信号を供給する
第２の駆動回路とを具備し、 前記第１の駆動回路のレベルシフト回路は、 レベルシフト用のＰＭＯＳトランジスタのドレインと駆
動制御信号入力用のＮＭＯＳトランジスタのドレインと
の間に少なくとも１個挿入され、ゲートに前記動作電源
電圧より低いバイアス電圧が印加され、前記第１のＰＭ
ＯＳトランジスタのドレインの電圧および前記第２のＰ
ＭＯＳトランジスタのドレインの電圧をクランプするた
めの電圧クランプ用のＭＯＳトランジスタを具備するこ
とを特徴とする高耐圧パワー集積回路。 - 【請求項２】 請求項１記載の高耐圧パワー集積回路に
おいて、 前記第１の駆動回路のレベルシフト回路は、 基板領域・ソースが接地電圧ノードに接続され、ドレイ
ンが前記出力駆動用のＰＭＯＳトランジスタのゲートに
接続され、ゲートに接地電圧基準の駆動制御信号が入力
する第１のＮＭＯＳトランジスタと、 基板領域・ソースが動作電源電圧ノードに接続され、ド
レイン電圧が前記出力駆動用素子に供給される第１のＰ
ＭＯＳトランジスタと、 基板領域・ソースが接地電圧ノードに接続され、ゲート
に前記駆動制御信号の反転信号が入力する第２のＮＭＯ
Ｓトランジスタと、 基板領域・ソースが動作電源電圧ノードに接続され、ゲ
ートおよびドレインが対応して前記第１のＰＭＯＳトラ
ンジスタのドレインおよびゲートに接続された第２のＰ
ＭＯＳトランジスタと、 前記第１のＰＭＯＳトランジスタのドレインと前記第１
のＮＭＯＳトランジスタのドレインとの間および前記第
２のＰＭＯＳトランジスタのドレインと前記第２のＮＭ
ＯＳトランジスタのドレインとの間にそれぞれ少なくと
も１個挿入され、ゲートに前記動作電源電圧より低いバ
イアス電圧が印加される電圧クランプ用のＭＯＳトラン
ジスタＭＯＳトランジスタとを具備し、 前記第１の駆動回路の出力駆動用素子は、 基板領域・ソースが前記動作電源電圧ノードに接続さ
れ、ドレインが前記第１の出力スイッチ素子の制御電極
に接続され、ゲートに前記レベルシフト回路の出力電圧
が印加されるＰＭＯＳトランジスタであることを特徴と
する高耐圧パワー集積回路。 - 【請求項３】 請求項２記載の高耐圧パワー集積回路に
おいて、 前記電圧クランプ用のＭＯＳトランジスタは、 前記第１のＰＭＯＳトランジスタのドレインにソースが
接続された第３のＰＭＯＳトランジスタと、 前記第３のＰＭＯＳトランジスタのドレインと前記第１
のＮＭＯＳトランジスタのドレインとの間にドレイン・
ソース間が接続された第３のＮＭＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタのドレインにソースが
接続された第４のＰＭＯＳトランジスタと、 前記第４のＰＭＯＳトランジスタのドレインと前記第２
のＮＭＯＳトランジスタのドレインとの間にドレイン・
ソース間が接続された第４のＮＭＯＳトランジスタとを
有することを特徴とする高耐圧パワー集積回路。 - 【請求項４】 請求項２記載の高耐圧パワー集積回路に
おいて、 前記電圧クランプ用のＭＯＳトランジスタは、 前記第１のＰＭＯＳトランジスタのドレインと前記第１
のＮＭＯＳトランジスタのドレインとの間にドレイン・
ソース間が接続された第３のＮＭＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタのドレインのドレイン
と前記第２のＮＭＯＳトランジスタのドレインとの間に
ドレイン・ソース間が接続された第４のＮＭＯＳトラン
ジスタとを有することを特徴とする高耐圧パワー集積回
路。 - 【請求項５】 請求項２記載の高耐圧パワー集積回路に
おいて、 前記電圧クランプ用のＭＯＳトランジスタは、 前記第１のＰＭＯＳトランジスタのドレインと前記第１
のＮＭＯＳトランジスタのドレインとの間にソース・ド
レイン間が接続された第３のＰＭＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタのドレインと前記第２
のＮＭＯＳトランジスタのドレインとの間にソース・ド
レイン間が接続された第４のＰＭＯＳトランジスタとを
有することを特徴とする高耐圧パワー集積回路。 - 【請求項６】 請求項３乃至５のいずれか１項に記載の
高耐圧パワー集積回路において、 前記バイアス電圧は前記動作電源電圧の１／２に設定さ
れていることを特徴とする高耐圧パワー集積回路。 - 【請求項７】 請求項３記載の高耐圧パワー集積回路に
おいて、 前記電圧クランプ用のＭＯＳトランジスタは、 前記第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトラ
ンジスタ、第４のＰＭＯＳトランジスタおよび第４のＮ
ＭＯＳトランジスタからなる４個で１組をなすＭＯＳト
ランジスタ対の複数組がカスコード接続されており、複
数組のＭＯＳトランジスタ対の各ゲートには異なるバイ
アス電圧が印加されることを特徴とする高耐圧パワー集
積回路。 - 【請求項８】 請求項４記載の高耐圧パワー集積回路に
おいて、 前記電圧クランプ用のＭＯＳトランジスタは、 前記第３のＮＭＯＳトランジスタおよび第４のＮＭＯＳ
トランジスタからなる２個で１組をなすＭＯＳトランジ
スタ対の複数組がカスコード接続されており、複数組の
ＭＯＳトランジスタ対の各ゲートには異なるバイアス電
圧が印加されることを特徴とする高耐圧パワー集積回
路。 - 【請求項９】 請求項５記載の高耐圧パワー集積回路に
おいて、 前記電圧クランプ用のＭＯＳトランジスタは、 前記第３のＰＭＯＳトランジスタおよび第４のＰＭＯＳ
トランジスタからなる２個で１組をなすＭＯＳトランジ
スタ対の複数組がカスコード接続されており、複数組の
ＭＯＳトランジスタ対の各ゲートには異なるバイアス電
圧が印加されることを特徴とする高耐圧パワー集積回
路。 - 【請求項１０】 請求項７乃至９のいずれか１項に３記
載の高耐圧パワー集積回路において、 前記カスコード接続された高電位側から低電位側のｎ組
のＭＯＳトランジスタ対の各ゲートに対応して、前記動
作電源電圧の１／ｎのステップで順次低くなるように設
定されたバイアス電圧が印加されることを特徴とする高
耐圧パワー集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008600A JPH11205123A (ja) | 1998-01-20 | 1998-01-20 | 高耐圧パワー集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008600A JPH11205123A (ja) | 1998-01-20 | 1998-01-20 | 高耐圧パワー集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205123A true JPH11205123A (ja) | 1999-07-30 |
Family
ID=11697470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008600A Pending JPH11205123A (ja) | 1998-01-20 | 1998-01-20 | 高耐圧パワー集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11205123A (ja) |
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