JP2012033987A

JP2012033987A - レベルシフタ回路

Info

Publication number: JP2012033987A
Application number: JP2010169043A
Authority: JP
Inventors: Hiroki Natsume; 大樹夏目
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2010-07-28
Filing date: 2010-07-28
Publication date: 2012-02-16

Abstract

【課題】中間電位の電源を必要としない１段のレベルシフトで、しかもＮ型トランジスタのＯＮ電流が十分にとれるレベルシフタ回路を提供する。
【解決手段】入力端子と、出力端子と、高電圧レベル用の高電源と、を有し、前記高電源とその接地点の間にＰ型トランジスタＰ１、Ｐ２とＮ型トランジスタＮ１、Ｎ２を備えた回路を構成し、Ｐ型トランジスタＰ１とＮ型トランジスタＮ１を１ないし複数個のＮ型トランジスタＶｎを介して直列接続し、同様にＰ型トランジスタＰ２とＮ型トランジスタＮ２を１ないし複数個のＮ型トランジスタＷｎを介して直列接続し、更に、前記Ｎ型トランジスタＶｎのゲートと前記Ｎ型トランジスタＷｎのゲートの接続点にバイアス電位を印加して、前記入力端子に入力された低電圧のレベルの信号から前記高電圧レベルの信号にシフトして前記出力端子から出力することを特徴とするレベルシフタ回路。
【選択図】図６

Description

本発明は、出力電圧を所望のレベルにできるようにしたレベルシフタ回路に関するものである。

図１に従来のレベルシフタ回路を示す。図１において、Ｐ型トランジスタＰ１０１，Ｐ１０２とＮ型トランジスタＮ１０１，Ｎ１０２はラッチ回路を構成し、高電源電圧ＶＤＤＨで動作する。そのラッチ回路のＮ型トランジスタＮ１０１のゲートＩＮ１には入力端子ＩＮの電圧が印加され、Ｎ型トランジスタＮ１０２のゲートＩＮ２にはインバータＩＮＶ１を介して入力端子ＩＮの電圧がレベル反転された電圧Ａ２が印加されるようになっている。このインバータＩＮＶ１は低電源電圧ＶＤＤＬ（＜ＶＤＤＨ）で動作する。このレベルシフタ回路の入力端子ＩＮの入力電圧は０〜ＶＤＤＬの電圧、出力端子ＯＵＴの出力電圧は０〜ＶＤＤＨである。

ここで、入力端子ＩＮ＝０Ｖのときは、Ｎ型トランジスタＮ１０１が遮断、Ｎ型トランジスタＮ１０２が導通となる。Ｎ型トランジスタＮ１０２が導通することにより出力端子ＯＵＴの電圧が低下し、Ｐ型トランジスタＰ１０１が導通して、出力端子ＯＵＴと反対論理のノードＡ１のレベルが高電源電圧ＶＤＤＨにまで上がり、Ｐ型トランジスタＰ１０２が遮断する。結局、Ｎ型トランジスタＮ１０２が導通しＰ型トランジスタＰ１０２が遮断することになり、出力端子ＯＵＴの電圧は０Ｖとなる。

一方、入力端子ＩＮ＝ＶＤＤＬのときは、Ｎ型トランジスタＮ１０１が導通、Ｎ１０２が遮断となる。Ｎ型トランジスタＮ１０１が導通することによりノードＡ１の電圧が低下し、Ｐ型トランジスタＰ１０２が導通して、出力端子ＯＵＴのレベルが高電源電圧ＶＤＤＨにまで上がり、Ｐ型トランジスタＰ１０１が遮断する。結局、Ｐ型トランジスタＰ１０２が導通しＮ型トランジスタＮ１０２が遮断することになり、出力端子ＯＵＴの電圧は高電源電圧ＶＤＤＨとなる。

以上のようにして、従来のレベルシフタ回路では、入力端子ＩＮに入力する０Ｖ〜ＶＤＤＬの電圧を、出力端子ＯＵＴに０Ｖ〜ＶＤＤＨの電圧にレベル変換して出力する。

特開平１１−０２７１３７号公報

従来、低電圧Ｖ１（例えば１．８Ｖ）の電圧から高電圧ＶＤＤ（例えば５Ｖ）の電圧にレベルシフトする場合には、図１に示すレベルシフタ回路を２段構成で行っていた。先ず、中耐圧用のトランジスタを使用して、１段目では中位の電圧Ｖ２（例えば３Ｖ）までレベルシフトした後、更に２段目でＶ２からＶＤＤまでレベルシフトしていた。即ち、図１の右にＯＵＴ信号を入力信号とする更にもう１段のレベルシフタ回路を設けていた。この場合、中位の電圧Ｖ２までレベルシフトするために必要な中位電位の電源（３Ｖ）が必要であった。また、２段構成となることで回路構成面積が大きくなり、動作速度に問題があった。

上記２段構成に代えて、１段で上記のレベルシフトを行う場合には、図２に示すように
高耐圧用トランジスタを用いる必要があるが、一般的に高耐圧用トランジスタのＶｔｈ（閾値電圧）は高く、従ってＮ型トランジスタのＯＮ電流が十分にとれず、正常動作が行えないといった問題が生ずる。

本発明は、係る問題点に鑑みてなされたものであり、中間電位の電源を必要としない１段のレベルシフトで、しかもＮ型トランジスタのＯＮ電流が十分にとれるレベルシフタ回路を提供することを目的とする。

本発明の請求項１に係る発明は、低電圧信号を高電圧信号にレベルシフトする回路であって、
入力端子から低電圧レベルの信号を入力する入力端子と、
前記低電圧レベルの信号をレベルシフトして得られた高電圧レベルの信号を出力する出力端子と、
高電圧レベル用の高電源と、を有し、
前記高電源とその接地点の間にＰ型トランジスタＰ１、Ｐ２とＮ型トランジスタＮ１、Ｎ２を備えた回路を構成し、
Ｐ型トランジスタＰ１とＮ型トランジスタＮ１を１ないし複数個のＮ型トランジスタＶｎを介して直列接続し、
同様にＰ型トランジスタＰ２とＮ型トランジスタＮ２を１ないし複数個のＮ型トランジスタＷｎを介して直列接続し、更に、
前記Ｎ型トランジスタＶｎのゲートと前記Ｎ型トランジスタＷｎのゲートの接続点にバイアス電位を印加して、前記入力端子に入力された低電圧のレベルの信号から前記高電圧レベルの信号にシフトして前記出力端子から出力することを特徴とするレベルシフタ回路である。

本発明の請求項２に係る発明は、前記Ｐ型トランジスタＰ１、Ｐ２は高耐圧Ｐ型トランジスタであり、前記Ｎ型トランジスタＮ１、Ｎ２は低耐圧もしくは中耐圧トランジスタであり、更に前記Ｎ型トランジスタＶｎ及び前記Ｎ型トランジスタＷｎが１個の場合は前記Ｎ型トランジスタＶ１及びＮ型トランジスタＷ１は高耐圧トランジスタであることを特徴とする請求項１記載のレベルシフタ回路である。

本発明の請求項３に係る発明は、前記Ｎ型トランジスタＶｎ及び前記Ｎ型トランジスタＷｎが複数個の場合は前記Ｎ型トランジスタＶｎ及びＮ型トランジスタＷｎは低耐圧もしくは中耐圧トランジスタであることを特徴とする請求項１または２に記載のレベルシフタ回路である。

本発明の請求項４に係る発明は、前記Ｎ型トランジスタＶｎと前記Ｎ型トランジスタＷｎの各ゲートの接続点に中間電位となるバイアス電位を印加することを特徴とする請求項１から３のいずれかに記載のレベルシフタ回路である。

本発明の請求項５に係る発明は、前記Ｎ型トランジスタＶｎ及び前記Ｎ型トランジスタＷｎのＷＥＬＬを分離して、各ＷＥＬＬを各トランジスタのソースに接続することを特徴とする請求項１から４のいずれかに記載のレベルシフタ回路である。

本発明のレベルシフタ回路は、回路構成面積を小さくし、動作速度を向上させることが可能となる。更に、中位電位の電源が不要となるため、チップ面積や消費電流を小さくすることが出来、また設計効率を向上させることが出来る。

従来のレベルシフタ回路を示す図。１段でレベルシフトを行う場合には、高耐圧用トランジスタを用いることを示す図。本発明に係るレベルシフタ回路の実施例１を示す図。本発明に係るレベルシフタ回路の実施例２を示す図。中間電位となるバイアス電位であるＢＩＡＳ１をつくるバイアス回路の一例を示す図。本発明に係るレベルシフタ回路の実施例３を示す図。中間電位となるバイアス電位であるＢＩＡＳ２とＢＩＡＳ３をつくるバイアス回路の一例示す図。本発明に係るレベルシフタ回路の実施例３を示す図６の回路においてＮ型トランジスタＶ２及びＶ３とＮ型トランジスタＷ２及びＷ３のＷＥＬＬを分離し、各ＷＥＬＬを各トランジスタ自身のソースに接続したことを示す図。

以下、図面を用いて本発明を実施するための形態を説明する。

本発明に係るレベルシフタ回路は、入力端子から低電圧レベルの信号を入力する入力端子と、前記低電圧レベルの信号をレベルシフトして得られた高電圧レベルの信号を出力する出力端子と、高電圧レベル用の高電源（電圧値：ＶＤＤＨ）と、を有し、以下に説明する回路によってレベルシフトするレベルシフタ回路である。

（実施例１）
図３は、本発明に係るレベルシフタ回路の実施例１を示す図である。図３は、１段でレベルシフトを行う場合には、高耐圧用トランジスタを用いる必要があるが、一般的に高耐圧用トランジスタの閾値電圧は高く、従ってＮ型トランジスタのＯＮ電流が十分にとれず、正常動作を行えないといった問題を解決するためのレベルシフタ回路を示す。

図３では、入力端子（図示せず）に入力される低電圧の信号Ａが入力されたＮ型トランジスタＮ１及びＩＮＶによって反転された反転信号Ｂが入力されるＮ型トランジスタＮ２をＶｔｈ（閾値電圧）の低い低耐圧または中耐圧Ｎ型トランジスタを使用することでＯＮ電流を十分に得られるようにする。また、低耐圧または中耐圧Ｎ型トランジスタを使用する時、ノードＣ、Ｄに高電圧がかかってしまうため、Ｎ型トランジスタＮ１及びＮ２にかかる耐圧緩和用として高耐圧Ｎ型トランジスタＶ１及びＷ１を挿入し、ノードＣ、Ｄが高電位とならないようにする。この場合の出力端子（図示せず）から出力されるレベルシフタの出力ＯＵＴ１は０Ｖから高電源の電圧（ＶＤＤＨ）までフル振幅しないため、高速化の利点が得られる。これは、例えばオープンドレイン端子のようなＶＤＤ−Ｈｉ−Ｚ（ハイインピーダンス電圧）を制御する場合に用いられる。

（実施例２）
図４は、本発明に係るレベルシフタ回路の実施例２を示す図である。図４は、図３と同じように入力端子へ入力される低電圧の信号Ａが入力されるＮ型トランジスタＮ１及びＩＮＶによって反転された反転信号Ｂが入力されるＮ型トランジスタＮ２をＶｔｈ（閾値電圧）の低い低耐圧または中耐圧Ｎ型トランジスタを使用することでＯＮ電流を十分に得られるようにする。また、低耐圧または中耐圧Ｎ型トランジスタを使用する時、ノードＣ、Ｄに高電圧がかかってしまうため、低耐圧または中耐圧Ｎ型トランジスタＮ１及びＮ２にかかる耐圧緩和用として高耐圧Ｎ型トランジスタＶ１及びＷ１を挿入し、更に、高耐圧Ｎ型トランジスタＶ１及びＷ１のゲートの接続点に中間電位となるバイアス（以下、ＢＩＡＳ）電位であるＢＩＡＳ１を印加することによって、ノードＣ、Ｄが高電位とならないよ
うにする。この場合のレベルシフタの出力ＯＵＴ２は０Ｖから高電源の電圧（ＶＤＤＨ）までフル振幅が可能となる。

図５は、前記中間電位となるバイアス電位であるＢＩＡＳ１をつくる従来から用いられているバイアス回路の一例である。図５（ａ）は２つの抵抗Ｒ１及びＲ２を直列接続し、その接続点から中間電位ＢＩＡＳ１―１を得る回路を示す。図５（ｂ）は抵抗Ｒ３とトランジスタＴＲ１を直列接続し、その接続点から中間電位ＢＩＡＳ１−２を得る回路を示す。図５（Ｃ）は抵抗Ｒ４とトランジスタＴＲ２、トランジスタＴＲ３を直列接続し、抵抗Ｒ４とトランジスタＴＲ２の接続点から中間電位ＢＩＡＳ１―３を得る回路を示す。尚、図５（ａ）から（ｃ）はバイアス電位を作る回路の一例であってこれに限定されるものではない。

（実施例３）
図６は、本発明に係るレベルシフタ回路の実施例３を示す図である。

図６は、図４に示される実施例２で示される耐圧緩和用として高耐圧Ｎ型トランジスタＶ１及びＷ１を挿入することに代えて、低耐圧または中耐圧Ｎ型トランジスタＶ２及びＶ３と、低耐圧または中耐圧Ｎ型トランジスタＷ２及びＷ３と、を挿入し、更に、トランジスタＶ２及びＷ２のゲートの接続点にＢＩＡＳ２のバイアス電位を印加し、トランジスタＶ３及びＷ３のゲートの接続点にＢＩＡＳ３のバイアス電位を印加することによって、ノードＣ、Ｄが高電位とならないようにすることが出来、低耐圧Ｎ型トランジスタＮ１、Ｎ２にかかる耐圧を緩和することが出来る。尚この場合のＢＩＡＳ２とＢＩＡＳ３はＢＩＡＳ２＞ＢＩＡＳ３の関係にあるものとする。尚、本実施例では、低耐圧または中耐圧Ｎ型トランジスタＶ２及びＶ３と、低耐圧または中耐圧Ｎ型トランジスタＷ２及びＷ３とを２段に直列接続する例を示したが、これに限定するものではなく、多段に接続することが出来る。

図７は、前記バイアス電位であるＢＩＡＳ２とＢＩＡＳ３をつくる従来から用いられているバイアス回路の一例である。図７（ａ）は３つの抵抗Ｒ５、Ｒ６、Ｒ７を直列接続し、その接続点からＢＩＡＳ２−１とＢＩＡＳ３−１を得る回路を示す。図７（ｂ）は抵抗Ｒ８とトランジスタＴＲ４、トランジスタＴＲ５を直列接続し、その接続点からＢＩＡＳ２−２とＢＩＡＳ３−２を得る回路を示す。図７（Ｃ）は抵抗Ｒ９とトランジスタＴＲ６、トランジスタＴＲ７、トランジスタＴＲ８を直列接続し、その接続点からＢＩＡＳ２−３とＢＩＡＳ３−３を得る回路を示す。尚、図７（ａ）から（ｃ）はバイアス電位を作る回路の一例であってこれに限定されるものではない。

図８は、本発明に係るレベルシフタ回路の実施例３を示す図６の回路において低耐圧または中耐圧Ｎ型トランジスタＶ２及びＶ３と低耐圧または中耐圧Ｎ型トランジスタＷ２及びＷ３のＷＥＬＬを分離し、各ＷＥＬＬを各トランジスタ自身のソースに接続したことを示す図である。このように接続することによって、Ｖ２、Ｖ３及びＷ２、Ｗ３のＶｔｈ（閾値電圧）を下げる事ができ、動作範囲の拡大、動作速度の向上を可能とする。

このように本発明によるレベルシフタ回路によれば１段のレベルシフトで、低電圧レベルの信号を高電圧レベルの信号にシフトすることが出来、その結果、回路構成面積を小さくし、動作速度を向上させることが可能となる。更に、中位電位の電源が不要となるため、チップ面積や消費電流を小さくすることが出来、また設計効率を向上させることが出来る。

Ｐ１０１、Ｐ１０２・・・Ｐ型トランジスタ
Ｎ１０１，Ｎ１０２・・・Ｎ型トランジスタ
Ａ・・・低電圧の信号
Ｂ・・・Ａの反転信号
Ｃ、Ｄ・・・ノード
Ｎ１、Ｎ２・・・低耐圧または中耐圧Ｎ型トランジスタ
Ｖ１・・・高耐圧Ｎ型トランジスタ
Ｗ１・・・高耐圧Ｎ型トランジスタ
Ｖ２、Ｖ３・・・低耐圧または中耐圧Ｎ型トランジスタ
Ｗ２、Ｗ３・・・低耐圧または中耐圧Ｎ型トランジスタ

Claims

低電圧信号を高電圧信号にレベルシフトする回路であって、
入力端子から低電圧レベルの信号を入力する入力端子と、
前記低電圧レベルの信号をレベルシフトして得られた高電圧レベルの信号を出力する出力端子と、
高電圧レベル用の高電源と、を有し、
前記高電源とその接地点の間にＰ型トランジスタＰ１、Ｐ２とＮ型トランジスタＮ１、Ｎ２を備えた回路を構成し、
Ｐ型トランジスタＰ１とＮ型トランジスタＮ１を１ないし複数個のＮ型トランジスタＶｎを介して直列接続し、
同様にＰ型トランジスタＰ２とＮ型トランジスタＮ２を１ないし複数個のＮ型トランジスタＷｎを介して直列接続し、更に、
前記Ｎ型トランジスタＶｎのゲートと前記Ｎ型トランジスタＷｎのゲートの接続点にバイアス電位を印加して、前記入力端子に入力された低電圧のレベルの信号から前記高電圧レベルの信号にシフトして前記出力端子から出力することを特徴とするレベルシフタ回路。
前記Ｐ型トランジスタＰ１、Ｐ２は高耐圧Ｐ型トランジスタであり、前記Ｎ型トランジスタＮ１、Ｎ２は低耐圧もしくは中耐圧トランジスタであり、更に前記Ｎ型トランジスタＶｎ及び前記Ｎ型トランジスタＷｎが１個の場合は前記Ｎ型トランジスタＶ１及びＮ型トランジスタＷ１は高耐圧トランジスタであることを特徴とする請求項１記載のレベルシフタ回路。
前記Ｎ型トランジスタＶｎ及び前記Ｎ型トランジスタＷｎが複数個の場合は前記Ｎ型トランジスタＶｎ及びＮ型トランジスタＷｎは低耐圧もしくは中耐圧トランジスタであることを特徴とする請求項１または２に記載のレベルシフタ回路。
前記Ｎ型トランジスタＶｎと前記Ｎ型トランジスタＷｎの各ゲートの接続点に中間電位となるバイアス電位を印加することを特徴とする請求項１から３のいずれかに記載のレベルシフタ回路。
前記Ｎ型トランジスタＶｎ及び前記Ｎ型トランジスタＷｎのＷＥＬＬを分離して、各ＷＥＬＬを各トランジスタのソースに接続することを特徴とする請求項１から４のいずれかに記載のレベルシフタ回路。