JP2007060344A - レベルシフト回路 - Google Patents

Abstract

【課題】入力信号と出力信号の範囲に制限が少なく、閾値電位Ｖｒｅｆのような他の電位も必要なく、入力信号の遷移時以外に電流が流れないレベルシフト回路を提供する。
【解決手段】本発明のレベルシフト回路は、入力信号Ｖｉｎが第１のロウレベルＶｓｓ１から第１のハイレベルＶｄｄ１に遷移する場合に第１のパルス信号ＰＳ１を発生する第１のパルス発生回路１Ａと、入力信号Ｖｉｎが第１のハイレベルＶｄｄ１から第１のロウレベルＶｓｓ１に遷移する場合に第２のパルス信号ＰＳ２を発生する第２のパルス発生回路１Ｂと、第１及び第２のパルス信号ＰＳ１，ＰＳ２をラッチするラッチ回路２と、ラッチ回路２の出力信号がゲートに入力された第１及び第２の出力ＭＯＳトランジスタＴＲ１３，ＴＲ１４を備える。
【選択図】図１

Description

本発明は、論理回路の論理に対応する電位の変換を行うレベルシフト回路に関する。

図４は従来例１のレベルシフト回路の回路図である。この回路は、直列接続されたＰチャネル型ＭＯＳトランジスタＴＲ３１とＮチャネル型ＭＯＳトランジスタＴＲ３２、直列接続されたＰチャネル型ＭＯＳトランジスタＴＲ３３とＮチャネル型ＭＯＳトランジスタＴＲ３４、インバータ４０で構成されている。ＴＲ３１とＴＲ３３のゲートとドレインは互いにクロス接続されている。入力信号ＶｉｎとＶｉｎＢとは互いに逆相である。

入力信号Ｖｉｎ，ＶｉｎＢのハイレベルをＶｄｄ１、ロウレベルをＶｓｓとすると、この回路の出力するハイレベルはＶｄｄ２、ロウレベルはＶｓｓである。Ｖｄｄ２はＶｄｄ１より大きい。また、直列接続されたＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタが過渡的に両方オン状態となった場合に、Ｎチャネル型トランジスタのドライブ能力が大きくなるように設定されている。

この回路の動作は以下の通りである。初期状態で、Ｖｉｎ＝ロウレベル、インバータ４０の出力信号Ｖｏｕｔ＝ロウレベルとする。Ｖｉｎがハイレベル（Ｖｄｄ１）に遷移すると、ＴＲ３３とＴＲ３４が共にオン状態となるが、上記設定によりＴＲ３４のドライブ能力が大きいため、インバータ４０の入力信号はロウレベルとなり、Ｖｏｕｔはハイレベル（Ｖｄｄ２）に遷移する。次に、Ｖｉｎがロウレベルになると、ＶｉｎＢがハイレベル（Ｖｄｄ１）になり、上記と同等の変化が起こり、ＴＲ３３のゲート電圧がロウレベルになり、Ｖｏｕｔはロウレベルに遷移する。

したがって、このレベルシフト回路によれば、ＶｓｓとＶｄｄ１との間で遷移する入力信号ＶｉｎをＶｓｓとＶｄｄ２という異なる電位間で遷移する出力信号Ｖｏｕｔに変換することができる。

図５は従来例２のレベルシフト回路の回路図である。この回路はコンパレータ４０と２段のインバータで構成されている。この回路の動作は、コンパレータ４０の働きにより、入力信号Ｖｉｎと閾値電位Ｖｒｅｆとの比較が行われ、入力信号Ｖｉｎのハイレベル／ロウレベル（Ｖｄｄ１／Ｖｓｓ１）はそれぞれコンパレータの高電源電位／低電源電位（Ｖｄｄ２／Ｖｓｓ１）のレベルに変換される。
特開２０００−２４４３０６号公報

従来例１のレベルシフト回路では、Ｐチャネル型ＭＯＳトランジスタＴＲ３１，ＴＲ３３とＮチャネル型ＭＯＳトランジスタＴＲ３２，ＴＲ３４が過渡的に両方オン状態となった場合に、Ｎチャネル型トランジスタＴＲ３２，ＴＲ３４のドライブ能力が大きくなるように設定されなければならない。したがって、入力信号ＶｉｎのハイレベルＶｄｄ１とレベルシフト回路が出力するハイレベルＶｄｄ２との間で極端な電位差がある場合や、Ｖｄｄ１，Ｖｄｄ２の変動範囲が広い場合には、トランジスタのサイズや消費電流、動作速度のバランスをとることが難しい。また、この回路では、入力信号Ｖｉｎのロウレベルとレベルシフト回路が出力するロウレベルとが同電位（Ｖｓｓ）でなければならないという制約がある。

一方、従来例２のレベルシフト回路では、入力信号Ｖｉｎ以外に閾値電位Ｖｒｅｆが必要となる。また、コンパレータ４０を用いるので、入力信号Ｖｉｎの遷移時以外にも電流が流れ、消費電流が大きいという問題があった。

そこで、本発明のレベルシフト回路は、第１のロウレベルと第２のハイレベルの間で遷移する入力信号が印加される入力端子と、この入力端子に容量結合されたキャパシタを有し前記入力信号のレベル遷移に基づいて、第２のロウレベルと第２のハイレベルの間で遷移するパルス信号を発生するパルス発生回路と、前記パルス発生回路が発生したパルス信号をラッチするラッチ回路を備えるものである。

本発明によれば、入力信号と出力信号の範囲に制限が少なく、閾値電位Ｖｒｅｆのような他の電位も必要なく、入力信号の遷移時以外に電流が流れないレベルシフト回路を提供することができる。

次に、本発明の第１の実施形態に係るレベルシフト回路について説明する。図１はこのレベルシフト回路の回路図である。このレベルシフト回路は、入力信号Ｖｉｎが第１のロウレベルＶｓｓ１から第１のハイレベルＶｄｄ１に遷移する場合に第１のパルス信号ＰＳ１を発生する第１のパルス発生回路１Ａと、入力信号Ｖｉｎが第１のハイレベルＶｄｄ１から第１のロウレベルＶｓｓ１に遷移する場合に第２のパルス信号ＰＳ２を発生する第２のパルス発生回路１Ｂと、第１及び第２のパルス信号ＰＳ１，ＰＳ２をラッチするラッチ回路２と、ラッチ回路２の出力信号がゲートに入力された第１及び第２の出力ＭＯＳトランジスタＴＲ１３，ＴＲ１４を備える。入力信号Ｖｉｎは入力端子１０に印加され、第１のロウレベル（Ｖｓｓ１）と第１のハイレベル（Ｖｄｄ１）の間で遷移する信号である。

第１のパルス発生回路１Ａの構成は、入力端子１０に第１のキャパシタＣ１１が接続され、この第１のキャパシタＣ１１に第１の抵抗Ｒ１１１が直列接続されている。第１の抵抗Ｒ１１１には第２のハイレベルＶｄｄ２（高電位側電源電位）が印加されている。第１のキャパシタＣ１１と第１の抵抗Ｒ１１１との接続ノードＮ１１１はＰチャネル型のＭＯＳトランジスタＴＲ１１のゲートに接続されている。このＭＯＳトランジスタＴＲ１１のソースには第２のハイレベルＶｄｄ２が印加され、そのドレインには第２の抵抗Ｒ１１２を介して第２のロウレベルＶｓｓ２（低電位側電源電位）が印加されている。

また、第２のパルス発生回路１Ｂの構成は、入力端子１０に第２のキャパシタＣ１２が接続され、この第２のキャパシタＣ１２に第３の抵抗Ｒ１２１が直列接続されている。第３の抵抗Ｒ１２１には第２のロウレベルＶｓｓ２（低電位側電源電位）が印加されている。第２のキャパシタＣ１２と第２の抵抗Ｒ１２１との接続ノードＮ１２１はＮチャネル型のＭＯＳトランジスタＴＲ１２のゲートに接続されている。このＭＯＳトランジスタＴＲ１１のソースには第４の抵抗Ｒ１２２を介して第２のハイレベルＶｄｄ２が印加され、そのドレインには第２のロウレベルＶｓｓ２が印加されている。

ラッチ回路２はＮＯＲ回路２１、第１のインバータ２２、ＮＡＮＤ回路２３、第２のインバータ２４、から構成され、第１のインバータ２２の出力がＮＡＮＤ回路２３の第１の入力端子に入力され、第２のインバータ２４の出力がＮＯＲ回路２１の第１の入力端子に入力されている。そして、第１の発生回路１Ａの第１のパルス信号ＰＳ１が出力されるノードＮ１１２がＮＯＲ回路２１の第２の入力端子に入力され、第２の発生回路１Ｂの第２のパルス信号ＰＳ２が出力されるノードＮ１２２がＮＡＮＤ回路２３の第２の入力端子に入力されている。

第１の出力ＭＯＳトランジスタＴＲ１３はＰチャネル型であって、そのソースには第２のハイレベルＶｄｄ２が印加されている。第２の出力ＭＯＳトランジスタＴＲ１４はＮチャネル型であって、そのソースには第２のロウレベルＶｓｓ２が印加されている。第１の出力ＭＯＳトランジスタＴＲ１３のゲートには第１のインバータ２２の出力ノードＮ１３が接続され、第２の出力ＭＯＳトランジスタＴＲ１４のゲートには第２のインバータ２４の出力ノードＮ１４が接続されている。そして、第１の出力ＭＯＳトランジスタＴＲ１３のドレインと第２の出力ＭＯＳトランジスタＴＲ１４のドレインとは接続され、その接続ノードの出力端子３０からレベルシフトされた出力信号Ｖｏｕｔが得られる。

次に、上述したレベルシフト回路の動作について図２を参照しながら説明する。初期状態において、入力信号Ｖｉｎ＝第１のロウレベルＶｓｓ１、出力信号Ｖｏｕｔ＝第２のハイレベルＶｄｄ２とする。Ｖｉｎが第１のロウレベルＶｓｓ１から第１のハイレベルＶｄｄ１に遷移すると、第１のキャパシタＣ１１による容量カップリングにより、ノードＮ１１１の電位はＶｄｄ２からＶｄｄ２＋入力振幅に変化し、第２のキャパシタＣ１２による容量カップリングにより、ノードＮ１２１の電位はＶｓｓ２からＶｓｓ２＋入力振幅へ変化する。ここで、入力振幅＝Ｖｄｄ１−Ｖｓｓ１である。正確に言えば、ノードＮ１１１，Ｎ１２１に付随する寄生容量により電位変化量は減衰する。

ノードＮ１１１の電位は入力信号Ｖｉｎの遷移後、第１の抵抗Ｒ１１１により自動的にＶｄｄ２に戻され、ノードＮ１２１の電位は入力信号Ｖｉｎの遷移後、第３の抵抗Ｒ１２１により自動的にＶｓｓ２に戻される。ノードＮ１１１の電位変化を受けるＭＯＳトランジスタＴＲ１１はＰチャネル型であるため、オフ状態を保つが、ノードＮ１２１の電位変化を受けるＭＯＳトランジスタＴ１２はＮチャネル型であるため、この電位変化を受けて一定期間（ゲートソース間電圧Ｖｇｓが閾値より高い期間）オン状態となり、ノードＮ１２１の電位がＶｓｓ２に戻されるとオフ状態に復帰する。

これらのトランジスタ状態を受けて、ノードＮ１１２は第２のロウレベルＶｓｓ２を保つが、ノードＮ１２２からは第２のパルス信号ＰＳ２が発生する。すなわち、ノードＮ１２２の電位変化はＶｄｄ２→Ｖｓｓ２→Ｖｄｄ２というようにパルス波形を示す。この第２のパルス信号ＰＳ２により、ラッチ回路２で保持されたデータが書き換えられ、第２のインバータ２４の出力ノードＮ１４は第２のハイレベルＶｄｄ２から第２のロウレベルＶｓｓ２へ変化し、この出力ノードＮ１４の変化を受けて第１のインバータ２２の出力ノードＮ１３も第２のハイレベルＶｄｄ２から第２のロウレベルＶｓｓ２へ変化する。そして、この出力ノードＮ１３，Ｎ１４の電位変化を受けて、第２の出力ＭＯＳトランジスタＴＲ１４がオフになり、その後、第１の出力ＭＯＳトランジスタＴＲ１３がオンすることにより、出力信号Ｖｏｕｔは第２のロウレベルＶｓｓ２から第２のハイレベルＶｄｄ２に変化する。

次に、入力信号Ｖｉｎが第１のハイレベルＶｄｄ１から第１のロウレベルＶｓｓ１に遷移すると、第１のキャパシタＣ１１による容量カップリングにより、ノードＮ１１１の電位はＶｄｄ２からＶｄｄ２−入力振幅に変化し、第２のキャパシタＣ１２による容量カップリングにより、ノードＮ１２１の電位はＶｓｓ２からＶｓｓ２−入力振幅へ変化する。ここで、入力振幅＝Ｖｄｄ１−Ｖｓｓ１である。正確に言えば、ノードＮ１１１，Ｎ１２１に付随する寄生容量により電位変化量は減衰する。

ノードＮ１１１の電位は入力信号Ｖｉｎの遷移後、第１の抵抗Ｒ１１１により自動的にＶｄｄ２に戻され、ノードＮ１２１の電位は入力信号Ｖｉｎの遷移後、第３の抵抗Ｒ１２１により自動的にＶｓｓ２に戻される。ノードＮ１１１の電位変化を受けるＭＯＳトランジスタＴＲ１１はＰチャネル型であるため、この電位変化を受けて一定期間（ゲートソース間電圧Ｖｇｓが閾値より高い期間）オン状態となり、ノードＮ１１１の電位がＶｄｄ２に戻されるとオフ状態に復帰する。ノードＮ１２１の電位変化を受けるＭＯＳトランジスタＴ１２はＮチャネル型であるため、オフ状態を保つ。

これらのトランジスタ状態を受けて、ノードＮ１２１は第２のハイレベルＶｄｄ２を保つが、ノードＮ１１２からは第１のパルス信号ＰＳ１が発生する。すなわち、ノードＮ１１２の電位変化はＶｓｓ２→Ｖｄｄ２→Ｖｓｓ２というようにパルス波形を示す。この第１のパルス信号ＰＳ１により、ラッチ回路２で保持されたデータが書き換えられ、第１のインバータ２２の出力ノードＮ１３は第２のロウレベルＶｓｓ２から第２のハイレベルＶｄｄ２へ変化し、この出力ノードＮ１３の変化を受けて第２のインバータ２４の出力ノードＮ１４も第２のロウレベルＶｓｓ２から第２のハイレベルＶｄｄ２へ変化する。そして、この出力ノードＮ１３，Ｎ１４の電位変化を受けて、第１の出力ＭＯＳトランジスタＴＲ１３がオフになり、その後、第２の出力ＭＯＳトランジスタＴＲ１４がオンすることにより、出力信号Ｖｏｕｔは第２のハイレベルＶｄｄ２から第２のロウレベルＶｓｓ２に変化する。

上記動作を要約すると、第１のキャパシタＣ１１を用いた第１のパルス発生回路１Ａ及び第２のキャパシタＣ１２を用いた第２のパルス発生回路１Ｂで入力信号Ｖｉｎのレベル遷移をパルス信号化して、第１及び第２のパルス信号ＰＳ１，ＰＳ２を発生し、これらの第１及び第２のパルス信号ＰＳ１，ＰＳ２をラッチ回路２によってラッチすることによって、入力信号Ｖｉｎのレベルシフトを行っている。

したがって、このレベルシフト回路によれば、入力信号のレベル（Ｖｓｓ１、Ｖｄｄ１）と出力信号のレベル（Ｖｓｓ２、Ｖｄｄ２）の範囲に制限が少なく、閾値電位Ｖｒｅｆのような他の電位も必要なく、入力信号Ｖｉｎの遷移時以外に回路に電流が流れないという利点がある。

また上述のように、第１の出力ＭＯＳトランジスタＴＲ１３及び第２の出力ＭＯＳトランジスタＴＲ１４は、ラッチ回路２の２つの出力信号（第１のインバータ２２の出力信号、第２のインバータ２４の出力信号）のうち、遅い方の信号変化を受けてスイッチングするので、ラッチ回路２によって発生する出力信号のデューティの変動を軽減することができる。よって、ラッチ回路２の出力信号のデューティが問題にならない場合には第１の出力ＭＯＳトランジスタＴＲ１３及び第２の出力ＭＯＳトランジスタＴＲ１４を設けないで、ラッチ回路２の出力信号をそのままこのレベルシフト回路の出力信号としてもよい。

また、第１の抵抗Ｒ１１１、第２の抵抗Ｒ１２１、第３の抵抗Ｒ１１２及び第４の抵抗Ｒ１２２はトランジスタで構成してもよい。また、第１の抵抗Ｒ１１１に第１のクランプ用ダイオードＤ１を並列に接続して、ノードＮ１１１の電位の上昇を制限してもよい。同様に、第２の抵抗Ｒ１２１に第２のクランプ用ダイオードＤ２を並列に接続して、ノードＮ１２１の電位の下降を制限してもよい。

次に、本発明の第２の実施形態に係るレベルシフト回路について説明する。図３はこのレベルシフト回路の回路図である。この回路は入力端子１１に入力信号Ｖｉｎが与えられ、その反転入力信号ＶｉｎＢが反転入力端子１２に与えられる場合に対応している。

第１のパルス発生回路３１Ａは、第１のキャパシタＣ２１、第１の抵抗Ｒ２１１、Ｐチャネル型のＭＯＳトランジスタＴＲ２１、第２の抵抗Ｒ２１２で構成され、第２の第１のパルス発生回路３１Ｂは、同様に、第２のキャパシタＣ２２、第３の抵抗Ｒ２２１、Ｐチャネル型のＭＯＳトランジスタＴＲ２２、第４の抵抗Ｒ２２２で構成されている。ラッチ回路２Ａは、第１のＮＯＲ回路２１Ａ、第１のインバータ２２Ａ、第２のＮＯＲ回路２３Ａ、第２のインバータ２４Ａで構成されている。そして、第１のインバータ２２Ａから出力信号Ｖｏｕｔが得られ、第２のインバータ２４Ａから反転出力信号ＶｏｕｔＢが得られる。

このレベルシフト回路の動作は、入力信号Ｖｉｎが第１のハイレベルＶｄｄ１から第１のロウレベルＶｓｓ１に遷移すると、第１のパルス発生回路３１Ａが働いて、第１のパルス信号が発生してＭＯＳトランジスタＴＲ２１がオンし、ラッチ回路２Ａのデータが書き換えられ、出力信号Ｖｏｕｔは第２のハイレベルＶｄｄ２となり、反転出力信号ＶｏｕｔＢは第２のロウレベルＶｓｓ２となる。次に、入力信号Ｖｉｎが第１のロウレベルＶｓｓ１から第１のハイレベルＶｄｄ１に遷移すると、第２のパルス発生回路３１Ｂが働いて、第２のパルス信号が発生してＭＯＳトランジスタＴＲ２２がオンし、ラッチ回路２Ａのデータが書き換えられ、出力信号Ｖｏｕｔは第２のロウレベルＶｓｓ２となり、反転出力信号ＶｏｕｔＢは第２のハイレベルＶｄｄ２となる。

このレベルシフト回路では、入力信号Ｖｉｎに対応する第１のパルス発生回路３１Ａと反転入力信号ＶｉｎＢに対応する第２のパルス発生回路３１Ｂが同一回路で構成され、ラッチ回路２Ａも対称な回路で構成されるため、集積回路の製造プロセスの変動の影響を受けにくい点で有利である。

なお、第２の実施形態のレベルシフト回路においても、第１の抵抗Ｒ２１１、第２の抵抗Ｒ２２１、第３の抵抗Ｒ２１２及び第４の抵抗Ｒ２２２はトランジスタで構成してもよい。また、第１の抵抗Ｒ２１１に第１のクランプ用ダイオードＤ１Ａを並列に接続して、ノードＮ２１１の電位の上昇を制限してもよい。同様に、第２の抵抗Ｒ２２１に第２のクランプ用ダイオードＤ２Ａを並列に接続して、ノードＮ２２１の電位の上昇を制限してもよい。

本発明の第１の実施形態に係るレベルシフト回路の回路図である。 本発明の実施形態に係るレベルシフト回路の動作波形図である。 本発明の第２の実施形態に係るレベルシフト回路の回路図である。 従来例１のレベルシフト回路の回路図である。 従来例２のレベルシフト回路の回路図である。

符号の説明

１Ａ 第１のパルス発生回路 １Ｂ 第２のパルス発生回路
２ ラッチ回路

Claims (4)

1. 第１のロウレベルと第１のハイレベルの間で遷移する入力信号が印加される入力端子と、この入力端子に容量結合された第１のキャパシタを有し、前記入力信号のレベル遷移に基づいて、第２のロウレベルと第２のハイレベルの間で遷移するパルス信号を発生するパルス発生回路と、前記パルス発生回路が発生したパルス信号をラッチするラッチ回路を備えることを特徴とするレベルシフト回路。
2. 前記ラッチ回路の出力信号がゲートに入力された出力トランジスタを備えることを特徴とする請求項１に記載のレベルシフト回路。
3. 前記パルス発生回路は、前記キャパシタに直列接続され、第１の電位が印加された抵抗と、前記キャパシタと前記抵抗の接続ノードがゲートに接続され、ソースに前記第１の電位が印加され、ドレインに第２の電位が印加されたトランジスタとを備え、このトランジスタのソース又はドレインが前記ラッチ回路の入力端子に接続されたことを特徴とする請求項１又は請求項２に記載のレベルシフト回路。
4. 前記抵抗と並列に接続されたクランプ用ダイオードを備えることを特徴とする請求項３に記載のレベルシフト回路。

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