JP4902750B2 - 半導体装置及び表示装置 - Google Patents
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Description
2,3,4 バッファ回路
5 (シフトレジスタの)単位回路
10,20,30,40,50,60,70 回路(半導体装置)
11,21,31,41,51,61,71 回路(半導体装置)
T1 トランジスタ(第1のトランジスタ)
T2 トランジスタ(第2のトランジスタ)
T3 トランジスタ(第3のトランジスタ)
T4 トランジスタ(第4のトランジスタ)
T5 トランジスタ(第5のトランジスタ)
T6 トランジスタ(第6のトランジスタ)
T7 トランジスタ(第7のトランジスタ)
T8 トランジスタ(第8のトランジスタ)
T9 トランジスタ(第9のトランジスタ)
T10 トランジスタ(第10のトランジスタ)
151 液晶表示装置(表示装置)
n1,n2,n3,n4,n5,n6 ノード
100 半導体装置
本実施の形態における回路10の構成について、以下に説明する。図1は回路10の構成を示す回路図であり、図2は回路10における各種信号の波形を示すタイミングチャートである。
本実施の形態における回路20の構成について、以下に説明する。図6は回路20の構成を示す回路図であり、図7は回路20における各種信号の波形を示すタイミングチャートである。なお、説明の便宜上、上記実施の形態1において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態1において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
本実施の形態における回路30の構成について、以下に説明する。図8は回路30の構成を示す回路図である。なお、説明の便宜上、上記実施の形態1及び2において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態1及び2において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
本実施の形態における回路40の構成について、以下に説明する。図9は回路40の構成を示す回路図であり、図10は回路40における各種信号の波形を示すタイミングチャートである。なお、説明の便宜上、上記実施の形態1〜3において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態1〜3において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
本実施の形態における回路50の構成について、以下に説明する。図13は回路50の構成を示す回路図である。なお、説明の便宜上、上記実施の形態1〜4において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態1〜4において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
本実施の形態における回路60の構成について、以下に説明する。図14は回路60の構成を示す回路図であり、なお、説明の便宜上、上記実施の形態1〜5において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態1〜5において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
1/クロック端子CKの容量=1/C1+1/Ctr・・・(1)
となる。なお、説明の便宜上、配線負荷等は省略している。
クロック端子CKの容量=1/3×C1
となる。
クロック端子CKの容量=C1
となる。
本実施の形態における回路70の構成について、以下に説明する。図16は回路70の構成を示す回路図であり、なお、説明の便宜上、上記実施の形態1〜6において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態1〜6において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
VDD−Vth+α−VSS=35V−Vth
となる。これに対して、他のノードでは、VDDとVSSとの電位差20Vが印加される。このように、ノードn1に接続されるトランジスタには高電圧が印加される。
VDD−Vth−VSS=20V−Vth
となり、回路10の場合と比較して、α電位分、印加電圧が低くなる。
図28は、本実施例におけるCSドライバ内に設けられるメモリ回路1の構成を示すブロック図であり、図29は該メモリ回路1の回路図である。図30は、メモリ回路1における各種信号の波形を示すタイミングチャートである。メモリ回路1は、上記各実施の形態に示した2つの回路(Active信号保持回路)を含んで構成される。具体的には、メモリ回路1は、例えば、図1に示した一方の回路10(回路10bと表す)のSTOP端子と、他方の回路10(回路10aと表す)の出力端子OUTとが接続されることにより構成される。なお、メモリ回路は、少なくとも図1に示した回路10の構成を備えていればよく、本実施例のメモリ回路1では、回路10の構成に加えてトランジスタT4(図28ではトランジスタTa4及びTb4)が設けられ、図6に示した回路20の構成を含んでいる。
図33は、本実施例におけるバッファ回路2の構成を示すブロック図であり、図34は、該バッファ回路2の回路図である。バッファ回路2は、上記各実施の形態に示した回路(Active信号保持回路)を含んで構成される。具体的には、バッファ回路2は、少なくとも図1に示した回路10の構成を備えていればよく、本実施例のバッファ回路2では、回路10の構成に加えてトランジスタT4が設けられ、図6に示した回路20の構成を含んでいる。
次に、バッファ回路の他の構成例について説明する。図37は、本実施例におけるバッファ回路3の構成を示す回路図である。バッファ回路3は、図31に示したインバータと、図6に示した回路20を変形した構成とを含んでいる。具体的には、図6に示す回路20において、トランジスタT3が省略され、トランジスタT1は、ゲート端子が電源VDDに接続され、ドレイン端子がインバータの出力端子INBに接続される。また、トランジスタT3のゲート端子はインバータの入力端子INに接続される。
さらに、バッファ回路の他の構成例について説明する。図39は、本実施例におけるバッファ回路4の構成を示すブロック図であり、図40は、該バッファ回路4の回路図である。バッファ回路4は、図31に示したインバータと、図1に示した回路10とを含んで構成されている。具体的には、図40に示すように、インバータの出力端子INBが、トランジスタT1のゲート端子と、バッファ回路4の出力端子OUTBとに接続され、トランジスタT3のゲート端子がインバータの入力端子INに接続される。
図41は、本実施例におけるシフトレジスタを構成する単位回路5の構成を示すブロック図である。シフトレジスタは、図41に示す単位回路5を従属接続して構成されており、単位回路5は、上記実施の形態1に示した回路(Active信号保持回路)10を含んで構成されている。なお、回路10を除いた構成については、従来の構成を適用することができる。
Claims (10)
- 同一導電型の複数のトランジスタにより構成される半導体装置であって、
第1の端子にオン電圧が与えられ、制御端子に入力信号が入力される第1のトランジスタと、
第1の端子にオン電圧が与えられ、第2の端子が出力端子に接続され、制御端子が前記第1のトランジスタの第2の端子に接続される第2のトランジスタと、
前記第1のトランジスタ及び前記第2のトランジスタ同士の接続点と、クロック信号を入力するクロック端子との間に設けられる容量とを備え、
前記クロック信号の周波数は、前記出力端子から出力される出力信号の周波数よりも高いことを特徴とする半導体装置。 - 第1の端子が前記接続点に接続され、第2の端子にオフ電圧が入力され、制御端子に制御信号が入力される第3のトランジスタをさらに備えていることを特徴とする請求の範囲第1項に記載の半導体装置。
- 第1の端子が前記出力端子に接続され、第2の端子にオフ電圧が与えられ、制御端子に前記制御信号が入力される第4のトランジスタをさらに備えていることを特徴とする請求の範囲第2項に記載の半導体装置。
- 第1の端子にオン電圧が入力され、第2の端子が前記接続点に接続され、制御端子が前記出力端子に接続される第5のトランジスタをさらに備えていることを特徴とする請求の範囲第1項から第3項の何れか1項に記載の半導体装置。
- 前記入力信号を出力する第6のトランジスタをさらに備え、
前記第6のトランジスタは、第1の端子が入力端子に接続され、第2の端子が前記第1のトランジスタの制御端子と前記出力端子とに接続され、制御端子にイネーブル信号が入力されることを特徴とする請求の範囲第1項から第4項の何れか1項に記載の半導体装置。 - 第1の端子が前記接続点に接続され、第2の端子にオフ電圧が入力され、制御端子に、当該半導体装置の初期状態を安定させるための初期化信号が入力される第7のトランジスタをさらに備えていることを特徴とする請求の範囲第1項から第5項の何れか1項に記載の半導体装置。
- 第1の端子が前記クロック端子に接続され、第2の端子が前記容量の一端に接続され、制御端子に前記入力信号が入力される第8のトランジスタをさらに備えていることを特徴とする請求の範囲第1項から第6項の何れか1項に記載の半導体装置。
- 同一導電型の複数のトランジスタにより構成される半導体装置であって、
第1の端子にオン電圧が与えられ、制御端子に入力信号が入力される第1のトランジスタと、
第1の端子にオン電圧が与えられ、第2の端子が出力端子に接続され、制御端子が前記第1のトランジスタの第2の端子に接続される第2のトランジスタと、
前記第1のトランジスタ及び前記第2のトランジスタ同士の接続点と、クロック信号を入力するクロック端子との間に設けられる容量と、
第1の端子が前記接続点に接続され、制御端子にオン電圧が入力される第10のトランジスタと、
第1の端子が前記第10のトランジスタの第2の端子に接続され、第2の端子にオフ電圧が入力され、制御端子に制御信号が入力される第3のトランジスタとを備え、
前記クロック信号の周波数は、前記出力端子から出力される出力信号の周波数よりも高いことを特徴とする半導体装置。 - 前記クロック信号は、ハイレベルとローレベルとを周期的に繰り返す波形を示し、1周期のうちローレベルの期間が、該クロック信号がハイレベルからローレベルに変化した後に前記接続点の電位が飽和するまでの期間となるように設定されていることを特徴とする請求の範囲第1項から第8項の何れか1項に記載の半導体装置。
- 請求の範囲第1項から第9項の何れか1項に記載の半導体装置を備えていることを特徴とする表示装置。
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