CN110521124B - 输出电路 - Google Patents

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Abstract

输出电路(100)包括晶体管(P1)和晶体管(P2)，晶体管(P1)的源极与VDDH连接，晶体管(P1)的栅极被提供信号(SI1)，晶体管(P2)的源极与晶体管(P1)漏极连接，晶体管(P2)的漏极与输出端子(1)连接，晶体管(P2)的栅极与node3连接。电容器(C1)的一端被提供信号(SI1)，另一端与node3连接。晶体管(N3)的源极与VDDL连接，晶体管(N3)的漏极与node3连接，晶体管(N3)的栅极被提供对应于信号(SI1)的信号。晶体管(N4)的源极及栅极与VDDL连接，晶体管(N4)的漏极与node3连接。

Description

输出电路
技术领域
本公开涉及一种用于半导体集成电路装置的输出电路。
背景技术
在半导体集成电路装置中，伴随着微细化，晶体管的低耐压化不断发展，作为在和外部进行信号输入输出的接口电路中使用的IO晶体管，例如使用耐压为1.8V的晶体管。另一方面，有时，接口电路因其规格标准等而必须构成为能够输入输出高电压例如3.3V的信号。
在专利文献1中，公开了一种使用以低电压工作的晶体管来构成将高电压的信号输出到外部的输出电路的技术。例如，在图1的电路结构中，在高电压电源和输出端子之间配置级联连接的P型晶体管1、2，另外，在接地电源和输出端子之间配置级联连接的N型晶体管3、4。而且，在P型晶体管1、2的栅极之间设置电容器CP，并且在N型晶体管3、4的栅极之间设置电容器CN。
根据这样的电路结构，当输出信号Dout转变为高电平时，通过电容器CP的耦合，使P型晶体管2的栅极电位RP的上升被抑制，输出信号Dout的上升变快。由此，抑制了P型晶体管2的漏极-源极间电压的上升。另外，当输出信号Dout转变为低电平时，通过电容器CN的耦合，使N型晶体管3的栅极电位RN的降低被抑制，输出信号Dout的下降变快。由此，抑制了N型晶体管3的漏极-源极间电压的上升。
专利文献1：日本公开专利公报特开2002-9608号(图1、图2)
发明内容
-发明所要解决的技术问题-
但是，在专利文献1的电路结构中，从微小电流电源向P型晶体管2和N型晶体管3的栅极提供电位。因此，P型晶体管2的栅极电位RP的下降较大，一旦下降过的栅极电位RP的恢复是缓慢的。另外，N型晶体管3的栅极电位RN的上升较大，一旦上升过的栅极电位RN的恢复是缓慢的。因此，P型晶体管2和N型晶体管3的栅极-源极间电压有可能长时间超过其耐压。另外，P型晶体管2和N型晶体管3的漏极电流变大。其结果是，容易导致P型晶体管2和N型晶体管3的劣化或破损。
本公开的目的在于：对于根据数据输入信号而输出振幅更大的输出信号的输出电路，提供能够预先防止晶体管的劣化或破损的结构。
-用以解决技术问题的技术方案-
在本公开的方面发明中，提供一种输出电路，所述输出电路接收数据输入信号，并输出根据所述数据输入信号在接地电位与第一电位之间转变的输出信号，所述输出电路包括：输出端子，输出所述输出信号；输入节点，接收根据所述数据输入信号而变化且振幅小于所述输出信号的输入信号；第一P型晶体管，源极与提供所述第一电位的第一电源连接，栅极被提供所述输入信号；第二P型晶体管，源极与所述第一P型晶体管的漏极连接，漏极与所述输出端子连接，栅极与第一节点连接；电容器，一端被提供所述输入信号，另一端与所述第一节点连接；第一N型晶体管，源极与第二电源连接，漏极与所述第一节点连接，所述第二电源提供低于所述第一电位的第二电位；以及第二N型晶体管，源极及栅极与所述第二电源连接，漏极与所述第一节点连接，所述第一N型晶体管被控制为：向栅极提供与所述输入信号对应的信号，在所述输入信号为高电平时，所述第一N型晶体管处于导通状态，在所述输入信号进行了从高电平向低电平的转变即第一转变时，至少在规定期间，所述第一N型晶体管处于截止状态。
根据该方面发明，第一P型晶体管和第二P型晶体管串联连接在第一电源与输出端子之间。向第一P型晶体管的栅极提供输入信号。就与第二P型晶体管的栅极连接的第一节点而言，其与一端被提供输入信号的电容器的另一端连接，且在与第二电源之间连接有第一N型晶体管和第二N型晶体管。向第一N型晶体管的栅极提供对应于输入信号的信号，第二N型晶体管的栅极与第二电源连接。在输入信号为高电平时，第一N型晶体管处于导通状态，因此，第二电位被提供给第二P型晶体管的栅极。在输入信号从高电平转变为低电平时，第一N型晶体管至少在规定期间处于截止状态，因此，第一节点的电位因电容器的耦合而随着输入信号的转变而降低。由此，输出信号的上升加快。然后，由于第二N型晶体管的箝位作用，使第一节点的电位迅速返回。其结果是，第二P型晶体管的栅极-源极间电压的急剧变化得到抑制，从而不会超过容许耐压。另外，第二P型晶体管的漏极-源极间电压的上升也得到抑制，从而不会超过容许耐压。此外，第二P型晶体管的漏极-源极间电流也被抑制得较小。因此，能够预先防止第二P型晶体管的劣化或破损。
在本公开的其它方面发明中，提供了一种输出电路，该输出电路接收数据输入信号，并输出根据所述数据输入信号在接地电位与第一电位之间转变的输出信号，所述输出电路包括：输出端子，输出所述输出信号；输入节点，接收根据所述数据输入信号而变化且振幅小于所述输出信号的输入信号；第一N型晶体管，源极与接地电源连接，栅极被提供所述输入信号；第二N型晶体管，源极与所述第一N型晶体管的漏极连接，漏极与所述输出端子连接，栅极与第一节点连接；电容器，一端被提供所述输入信号，另一端与所述第一节点连接；第一P型晶体管，源极与第二电源连接，漏极与所述第一节点连接，所述第二电源提供低于所述第一电位的第二电位；以及第二P型晶体管，源极及栅极与所述第二电源连接，漏极与所述第一节点连接，所述第一P型晶体管被控制为：向栅极提供与所述输入信号对应的信号，在所述输入信号为低电平时，所述第一P型晶体管处于导通状态，在所述输入信号进行了从低电平向高电平的转变即第一转变时，至少在规定期间，所述第一P型晶体管处于截止状态。
根据该方面发明，第一N型晶体管和第二N型晶体管串联连接在接地电源与输出端子之间。向第一N型晶体管的栅极提供输入信号。就与第二N型晶体管的栅极连接的第一节点而言，其与一端被提供输入信号的电容器的另一端连接，且在与第二电源之间连接有第一P型晶体管和第二P型晶体管。向第一P型晶体管的栅极提供对应于输入信号的信号，第二P型晶体管的栅极与第二电源连接。在输入信号为低电平时，第一P型晶体管处于导通状态，因此，第二电位被提供给第二N型晶体管的栅极。在输入信号从低电位转变为高电位时，第一P型晶体管至少在规定期间处于截止状态，因此，第一节点的电位因电容器的耦合而随着输入信号的转变而上升。由此，输出信号的下降变快。然后，由于第二P型晶体管的箝位作用，第一节点的电位会迅速返回。其结果是，第二N型晶体管的栅极-源极间电压的急剧变化受到抑制，从而不会超过容许耐压。另外，第二N型晶体管的漏极-源极间电压的上升也得到抑制，从而不会超过容许耐压。此外，第二N型晶体管的漏极-源极间电流也被抑制得较小。因此，能够预先防止第二N型晶体管的劣化或破损。
-发明的效果-
根据本公开，对于根据数据输入信号来输出振幅更大的输出信号的输出电路，能够预先防止晶体管的劣化或破损。
附图说明
图1是第一实施方式所涉及的输出电路的电路结构图。
图2是表示图1的输出电路的动作的波形图。
图3是表示图1的输出电路的动作的波形图。
图4是第二实施方式所涉及的输出电路的电路结构图。
图5(a)、(b)是表示图4的输出电路的动作的波形图。
图6是第三实施方式所涉及的输出电路的电路结构图。
图7(a)、(b)是表示图6的输出电路的动作的波形图。
图8是将第二实施方式和第三实施方式组合而成的输出电路的电路结构图。
图9是第四实施方式所涉及的输出电路的电路结构图。
图10是第五实施方式所涉及的输出电路的电路结构图。
具体实施方式
以下，参照附图对实施方式进行说明。需要说明的是，在以下所示的电路结构图中，以与本公开相关的构成要素为中心进行简化图示。因此，例如，图示为如直接连接的构成要素在实际电路结构中也可能在它们之间配置有其它的构成要素，它们之间为间接连接。
(第一实施方式)
图1是第一实施方式所涉及的输出电路的电路结构图。图1的输出电路100接收数据输入信号DIN，输出根据该数据输入信号DIN而变化的输出信号PAD。输出信号PAD从输出端子1被输出。该输出电路100例如设置在LSI的信号输出部。在该情况下，LSI的输出焊盘相当于输出端子1。
输出电路100与第一电源VDDH和第二电源VDDL连接。需要说明的是，在本申请的说明书中，″VDDH″、″VDDL″、″VSS″作为表示电源本身和该电源所提供的电位这两者的符号而使用。第一电位VDDH例如为3.3V，第二电位VDDL低于第一电位VDDH，例如为1.8V。数据输入信号DIN为低振幅的信号，例如，在接地电位VSS～0.9V之间转变。输出信号PAD在接地电位VSS～第一电位VDDH之间转变。另外，在本申请的说明书中，″nodeX″(X为整数)表示电路结构中的节点，此外，有时用作表示该节点的电位的符号。
输出电路100包括电平移位电路10、第一缓冲电路11、第二缓冲电路12、P型晶体管P1、P2、P3、P4、N型晶体管N1、N2、N3、N4和电容器C1、C2。将各晶体管设为MOSFET(MetalOxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。电平移位电路10在输入IN接收低振幅的数据输入信号DIN，将数据输入信号DIN转换为在第二电位VDDL～第一电位VDDH之间转变的信号SI1，从输出OUTP输出，并且将数据输入信号DIN转换为在接地电位VSS～第二电位VDDL之间转变的信号SI2，从输出OUTN输出。信号SI1被作为第一缓冲电路11的输入提供，信号SI2被作为第二缓冲电路12的输入提供。
这里，输出电路100包括H侧驱动电路101和L侧驱动电路102，H侧驱动电路101是将输出信号PAD驱动为高电平的电路部分，L侧驱动电路102是将输出信号PAD驱动为低电平的电路部分。连接有第一缓冲电路11的输入的节点nI1相当于H侧驱动电路101中的输入节点。另外，连接有第二缓冲电路12的输入的节点nI2相当于L侧驱动电路102中的输入节点。即，将输入信号SI1提供给H侧驱动电路101的输入节点nI1，并且将输入信号SI2提供给L侧驱动电路102的输入节点nI2。
H侧驱动电路101包括串联连接在第一电源VDDH和输出端子1之间的P型晶体管P1、P2。P型晶体管P1的源极与第一电源VDDH连接，P型晶体管P1的栅极与node1连接。node1通过第一缓冲电路11与输入节点nI1连接，被提供输入信号SI1。P型晶体管P2的源极与P型晶体管P1的漏极连接(node2)，其漏极与输出端子1连接，其栅极与node3连接。需要说明的是，也可以在P型晶体管P2的漏极与输出端子1之间连接电阻元件。
H侧驱动电路101还包括用于耦合的电容器C1、用于开关的N型晶体管N3以及用于箝位的N型晶体管N4。电容器C1连接在node1和node3之间。即，电容器C1的一端被提供输入信号SI1，电容器C1的另一端与P型晶体管P2的栅极连接。N型晶体管N3的源极与第二电源VDDL连接，其漏极与node3连接，其栅极与node1连接。N型晶体管N4的源极和栅极与第二电源VDDL连接，其漏极与node3连接。
另外，L侧驱动电路102包括串联连接在接地电源VSS和输出端子1之间的N型晶体管N1、N2。N型晶体管N1的源极与接地电源VSS连接，其栅极与node11连接。node11通过第二缓冲电路12与输入节点nI2连接，被提供输入信号SI2。N型晶体管N2的源极与N型晶体管N1的漏极连接(node12)，其漏极与输出端子1连接，其栅极与node13连接。需要说明的是，也可以在N型晶体管N2的漏极与输出端子1之间连接电阻元件。
L侧驱动电路101还包括用于耦合的电容器C2、用于开关的P型晶体管P3和用于箝位的P型晶体管P4。电容器C2连接在node11和node13之间。即，电容器C2的一端被提供输入信号SI2，电容器C2的另一端与N型晶体管N2的栅极连接。P型晶体管P3的源极与第二电源VDDL连接，其漏极与node13连接，其栅极与node11连接。P型晶体管P4的源极和栅极与第二电源VDDL连接，其漏极与node13连接。
使用图2和图3的波形图对图1的输出电路的动作进行说明。图2示出了输出信号PAD从低电平转变为高电平的情况，图3示出了输出信号PAD从高电平转变为低电平的情况。需要说明的是，在图2和图3中，实线表示本实施方式中的电位变化，虚线表示现有技术(专利文献1)的电路结构中的电位变化。
如图2所示，当输出信号PAD为低电平(VSS)时，node1的电位为高电平(VDDH)(即，输入信号SI1为高电平)，P型晶体管P1处于截止(OFF)状态(非导通状态)。此时，由于N型晶体管N3处于0N状态(导通状态)，所以node3的电位为VDDL。另外，node2的电位为(VDDL+Vthp)。Vthp是P型晶体管的阈值电压。
当输入信号SI1从高电平转变为低电平时，node1的信号从高电平转变为低电平(VDDL)。此时，P型晶体管P1变为导通状态，node2的电位转变为VDDH，输出信号PAD开始从低电平(VSS)向高电平(VDDH)的转变。另一方面，由于N型晶体管N3成为截止状态，所以node3的电位由于电容器C1的耦合而被node1的信号变化拉动而下降。由此，输出信号PAD的上升变快。
然后，通过N型晶体管N4的箝位作用，node3的电位迅速返回至(VDDL-Vthn)。Vthn为N型晶体管的阈值电压。因此，node3的电位下降与现有技术相比变小。其结果是，P型晶体管P2的栅极-源极间电压Vgs的急剧变化受到抑制，不会超过容许耐压。另外，P型晶体管P2的漏极-源极间电压Vds的上升也受到抑制，不会超过容许耐压。另外，P型晶体管P2的漏极-源极间电流Ids也与现有技术相比变小。
另外，如图3所示，在输出信号PAD为高电平(VDDH)时，node11为低电平(VSS)(即，输入信号SI2为低电平)，N型晶体管N1处于截止状态。此时，由于P型晶体管P3处于导通状态，所以node13的电位为VDDL。另外，node12的电位为(VDDL-Vthn)。
当输入信号SI2从低电平转变为高电平时，node11的信号从低电平转变为高电平(VDDL)。此时，N型晶体管N1变为导通状态，node12的电位转变为VSS，输出信号PAD开始从高电平(VDDH)向低电平(VSS)的转变。另一方面，由于P型晶体管P3变为截止状态，所以node13的电位因电容器C2的耦合而被node11的信号变化拉动而上升。由此，输出信号PAD的下降变快。
然后，通过P型晶体管P4的箝位作用，node13的电位迅速返回至(VDDL+Vthp)。因此，node13的电位上升与现有技术相比变小。其结果是，N型晶体管N2的栅极-源极间电压Vgs的急剧变化受到抑制，不会超过容许耐压。另外，N型晶体管N2的漏极-源极间电压Vds的上升也受到抑制，不会超过容许耐压。另外，N型晶体管N2的漏极-源极间电流Ids也与现有技术相比变小。
如上所述，根据本实施方式，通过电容器C1、C2，能够加快输出信号PAD的上升沿和下降沿，并且能够预先防止P型晶体管P2和N型晶体管N2的劣化或破损。
需要说明的是，在本实施方式中，在H侧驱动电路101中，在P型晶体管P2的栅极连接有电容器C1和N型晶体管N3、N4，在L侧驱动电路102中，在N型晶体管N2的栅极连接有电容器C2和P型晶体管P3、P4。但是，也可以仅在H侧驱动电路101或L侧驱动电路102中的任一方中应用这些结构。例如，也可以是：H侧驱动电路101按照如图1所示的方式构成，在L侧驱动电路102不设置电容器C2和P型晶体管P3、P4，而是将N型晶体管N2的栅极连接于第二电源VDDL。或者，也可以是：L侧驱动电路102按照如图1所示的方式构成，在H侧驱动电路101不设置电容器C1和N型晶体管N3、N4，而是将P型晶体管P2的栅极连接于第二电源VDDL。
(第二实施方式)
图4是第二实施方式所涉及的输出电路的电路结构图。图4的输出电路100A具有与图1的输出电路100大致相同的结构，在此，对于已经说明的结构省略其详细说明。需要说明的是，在图4中，省略了电平移位电路10和其前级的结构。在以下的电路结构图中也是同样的。
在第一实施方式中，N型晶体管N3的栅极与P型晶体管P1的栅极连接，输入信号SI1被提供给栅极。另外，P型晶体管P3的栅极与N型晶体管N1的栅极连接，输入信号SI2被提供给栅极。在本实施方式中，向N型晶体管N3的栅极提供对应于输入信号SI1的信号，向P型晶体管P3的栅极提供对应于输入信号SI2的信号。
在图4的输出电路100A中，H侧驱动电路101A包括脉冲生成电路21，L侧驱动电路102A包括脉冲生成电路22。脉冲生成电路21接收输入信号SI1，自输入信号SI1从高电平转变到低电平的定时开始的规定期间，生成并输出成为低电平的脉冲信号。脉冲生成电路21例如包括延迟部211、反相器212和或门(OR gate)213，所述延迟部211使输入信号SI1延迟，所述反相器212使延迟部211的输出翻转，所述或门213将反相器212的输出(node4)和node1的信号作为输入。或门213的输出(node5)成为脉冲生成电路21的输出。另外，脉冲生成电路22接收输入信号SI2，自输入信号SI2从低电平转变到高电平的定时开始的规定期间，生成并输出成为高电平的脉冲信号。脉冲生成电路22例如包括延迟部221、反相器222以及与门(AND gate)223，所述延迟部221使输入信号SI2延迟，所述反相器222使延迟部221的输出翻转，所述与门223将反相器222的输出(node14)和node11的信号作为输入。与门223的输出(node15)成为脉冲生成电路22的输出。需要说明的是，脉冲生成电路21、22的结构不限于此处所示的结构。
此外，N型晶体管N3用栅极接收脉冲生成电路21的输出。即，在本实施方式中，从脉冲生成电路21输出的脉冲信号相当于对应于输入信号SI1的信号。N型晶体管N3仅在从脉冲生成电路21输出的脉冲信号为低电平的期间内处于截止状态。另外，P型晶体管P3用栅极接收脉冲生成电路22的输出。即，在本实施方式中，从脉冲生成电路22输出的脉冲信号相当于对应于输入信号SI2的信号。P型晶体管P3仅在从脉冲生成电路22输出的脉冲信号为高电平的期间内处于截止状态。
图5是表示图4的输出电路100A的动作的特征的波形图，(a)表示输出信号PAD从低电平转变为高电平的情况，(b)表示输出信号PAD从高电平转变为低电平的情况。如图5(a)所示，在使输出信号PAD从低电平转变为高电平的情况下，输入信号SI1从高电平转变为低电平，且node1的电位也从高电平转变为低电平。此外，脉冲生成电路21内的node4的电位从低电平转变为高电平，node4的转变定时比node1的转变定时晚。由此，脉冲生成电路21的输出(node5)在规定期间为低电平，之后变为高电平。因此，N型晶体管N3在规定期间处于截止状态，然后变为导通状态。node3的电位返回至VDDL，保持稳定。
同样，如图5(b)所示，在使输出信号PAD从高电平转变为低电平的情况下，输入信号SI2从低电平转变为高电平，node11的电位也从低电平转变为高电平。此外，脉冲生成电路22内的node14的电位从高电平转变为低电平，node14的转变定时比node11的转变定时晚。由此，脉冲生成电路22的输出(node15)在规定期间处于高电平，然后变为低电平。因此，P型晶体管P3在规定期间处于截止状态，然后变为导通状态。node13的电位返回至VDDL，保持稳定。
即，在H侧驱动电路101A中，仅在期待由电容器C1的耦合引起的node3的电位变化的期间，N型晶体管N3处于截止状态。另外，在L侧驱动电路102A中，仅在期待由电容器C2的耦合引起的node13的电位变化的期间，P型晶体管P3处于截止状态。因此，根据本实施方式，除了第一实施方式的作用和效果之外，还能够获得能够使输出信号PAD的静止状态稳定的作用和效果。
(第三实施方式)
图6是第三实施方式所涉及的输出电路的电路结构图。图6的输出电路100B具有与图1的输出电路100大致相同的结构，在此，对于已经说明的结构省略其详细说明。
在第一实施方式中，电容器C1的一端与P型晶体管P1的栅极连接，电容器C2的一端与N型晶体管N1的栅极连接。在本实施方式中，通过不与P型晶体管P1的栅极连接的路径向电容器C1的一端提供输入信号SI1，通过不与N型晶体管N1的栅极连接的路径向电容器C2的一端提供输入信号SI2。
在图6的输出电路100B中，H驱动电路101B除了具有第一缓冲电路11之外，还具有另外的接收输入信号SI1的缓冲电路31，L侧驱动电路102B除了具有第二缓冲电路12之外，还具有另外的接收输入信号SI2的缓冲电路32。缓冲电路31使输入信号SI1传输到信号路径(node6)，所述信号路径(node6)是与连接在P型晶体管P1的栅极的node1不同的信号路径。另外，缓冲电路32使输入信号SI2传输到信号路径(node16)，所述信号路径(node16)是与连接在N型晶体管N1的栅极的node11不同的信号路径。
此外，电容器C1连接在node6和node3之间。即，电容器C1的一端不是与连接在P型晶体管P1的栅极的node1连接，而是与没有连接在P型晶体管P1的栅极的node6连接。此外，电容器C2连接在node16和node13之间。即，电容器C2的一端不是与连接在N型晶体管N1的栅极的node11连接，而是与没有连接在N型晶体管N1的栅极的node16连接。
图7是表示图6的输出电路100B的动作的特征的波形图，(a)表示输出信号PAD从低电平转变为高电平的情况，(b)表示输出信号PAD从高电平转变为低电平的情况。需要说明的是，在图7中，实线表示本实施方式中的电位变化，虚线表示第一实施方式中的电位变化。
如图7(a)所示，在使输出信号PAD从低电平转变为高电平的情况下，输入信号SI1从高电平转变为低电平，node1的信号也从高电平转变为低电平。然而，node1的信号可能会因例如缓冲级数、布线负载的增加而出现定时的延迟、波形的钝化。相对于此，输入信号SI1迅速传输到node6。因此，通过将电容器C1的一端与node6连接，可以加快电容器C1的耦合的发生定时。
同样，如图7(b)所示，在使输出信号PAD从高电平转变为低电平的情况下，输入信号SI2从低电平转变为高电平，node11的信号也从低电平转变为高电平。然而，node11的信号可能会因例如缓冲级数、布线负载的增加而出现定时的延迟、波形的钝化。相对于此，输入信号SI2迅速传输到node16。因此，通过将电容器C2的一端与node16连接，可以加快电容器C2的耦合的发生定时。
因此，根据本实施方式，除了能够得到第一实施方式的作用和效果之外，还能够进一步加快输出信号PAD的转变。
另外，也可以将第二实施方式与第三实施方式组合起来实现。图8是将第二实施方式与第三实施方式组合起来实现的输出电路的电路结构图。在图8的输出电路100C中，H侧驱动电路101C包括脉冲生成电路21和缓冲电路31。此外，N型晶体管N3用栅极接收脉冲生成电路21的输出。另外，电容器C1的一端与node6连接。另外，L侧驱动电路102C包括脉冲生成电路22和缓冲电路32。此外，P型晶体管P3用栅极接收脉冲生成电路22的输出。另外，电容器C2的一端与node16连接。在图8的输出电路100C中，能够得到上述的第二实施方式和第三实施方式的作用和效果。
(第四实施方式)
图9是第四实施方式所涉及的输出电路的电路结构图。图9的输出电路100D具有与图8的输出电路100C大致相同的结构，在此，对于已经说明的结构省略其详细说明。
图9中的输出电路100D构成为能够通过控制信号CTRL切换工作电压。在此，在控制信号CTRL为″0″(低电平)时，输出电路100D以VDDH进行工作，在控制信号CTRL为″1″(高电平)时，输出电路100D以VDDL进行工作。
H侧驱动电路101D代替脉冲生成电路21而包括脉冲生成电路21A。脉冲生成电路21A代替或门213而包括3输入或门215。3输入或门215除了将反相器212的输出(node4)和node1的信号作为输入之外，还将控制信号CTRL作为输入。另外，H侧驱动电路101D包括与门35，以代替缓冲电路31。与门35将输入信号SI1和控制信号CTRL的翻转信号作为输入。
另外，L侧驱动电路102D代替脉冲生成电路22而包括脉冲生成电路22A。脉冲生成电路22A代替与门223而包括3输入与门225。3输入与门225除了将反相器222的输出(node14)和node11的信号作为输入之外，还将控制信号CTRL的翻转信号作为输入。另外，L侧驱动电路102D代替缓冲电路32而包括或门36。或门36将输入信号SI2和控制信号CTRL作为输入。
另外，在输出电路100D中设置有与非门(NAND gate)41。与非门41接收作为输入的控制信号CTRL和VDDL，且输出连接在N型晶体管N3、N4的漏极。
当控制信号CTRL为″0″时，工作电压为VDDH。此时，输出电路100D与图8的电路同样地动作。即，脉冲生成电路21A与图8的脉冲生成电路21同样地动作，脉冲生成电路22A与图8的脉冲生成电路22同样地动作。另外，输入信号SI1被传输到node6，输入信号SI2被传输到node16。
另一方面，当控制信号CTRL为″1″时，工作电压成为VDDL。此时，脉冲生成电路21A的输出即node5的电位被固定为高电平，N型晶体管N3保持导通状态。另外，脉冲生成电路22A的输出即node15的电位被固定为低电平，P型晶体管P3保持导通状态。另外，由于node6的电位被固定为低电平，所以电容器C1的耦合不起作用，由于node16的电位被固定为高电平，所以电容器C2的耦合不起作用。其结果是，node3的电位被固定为VSS，node13的电位被固定在VDDL。
如上所述，根据本实施方式，通过控制信号CTRL，能够将输出电路100D的工作电压切换为VDDL和VDDH。此外，在以VDDH进行工作的情况下，能够进行与图8的结构相同的动作。
(第五实施方式)
图10是第五实施方式所涉及的输出电路的电路结构图。图10的输出电路100E具有与图1的输出电路100大致相同的结构，在此，对于已经说明的结构省略其详细说明。
在图10的输出电路100E中，H侧驱动电路101E包括P型晶体管P5，L侧驱动电路102E包括N型晶体管N5。P型晶体管P5的源极与node2连接，其漏极与第二电源VDDL连接，其栅极与输出端子1连接。N型晶体管N5的源极与node12连接，其漏极与第二电源VDDL连接，其栅极与输出端子1连接。
当输出信号PAD为低电平时，P型晶体管P5变为导通状态，node2的电位被固定为VDDL。因此，即使在输出信号PAD的电压发生了意外变动的情况下，也能够防止P型晶体管P2的源极-漏极间电压Vds的上升。另外，当输出信号PAD为高电平时，N型晶体管N5变为导通状态，node12的电位被固定为VDDL。因此，即使在输出信号PAD的电压发生了意外变动的情况下，也能够防止N型晶体管N2的源极-漏极间电压Vds的上升。因此，能够防止P型晶体管P2和N型晶体管N2的劣化或破损。
需要说明的是，本实施方式也可以应用于第一实施方式中所示的电路结构以外的电路结构。
需要说明的是，本公开不限于上述的各个实施方式中所示的结构，本领域技术人员能够在本公开的技术精神的范围内作出许多变形。另外，在不脱离本公开的主旨的范围内，也能够任意地组合多个实施方式中的各构成要素。
-产业实用性-
在本公开中，对于输出电路，能够预先防止晶体管的劣化或破损，因此在例如提高LSI的耐久性等方面是有用的。
-符号说明-
1 输出端子
21、21A、22、22A 脉冲生成电路
100、100A、100B、100C、100D、100E 输出电路
P1、P2、P3、P4、P5 P型晶体管
N1、N2、N3、N4、N5 N型晶体管
C1、C2 电容器
VDDH 第一电源、第一电位
VDDL 第二电源、第二电位
VSS 接地电源、接地电位
SI1、SI2 输入信号
nI1、nI2 输入节点
PAD 输出信号

Claims (8)

1.一种输出电路，所述输出电路接收数据输入信号，并输出根据所述数据输入信号在接地电位与第一电位之间转变的输出信号，所述输出电路的特征在于：包括：
输出端子，输出所述输出信号；
输入节点，接收根据所述数据输入信号而变化且振幅小于所述输出信号的输入信号；
第一P型晶体管，源极与提供所述第一电位的第一电源连接，栅极被提供所述输入信号；
第二P型晶体管，源极与所述第一P型晶体管的漏极连接，漏极与所述输出端子连接，栅极与第一节点连接；
电容器，一端被提供所述输入信号，另一端与所述第一节点连接；
第一N型晶体管，源极与第二电源连接，漏极与所述第一节点连接，所述第二电源提供低于所述第一电位的第二电位；以及
第二N型晶体管，源极及栅极与所述第二电源连接，漏极与所述第一节点连接，
所述第一N型晶体管被控制为：向栅极提供与所述输入信号对应的信号，在所述输入信号为高电平时，所述第一N型晶体管处于导通状态，在所述输入信号进行了从高电平向低电平的转变即第一转变时，至少在规定期间，所述第一N型晶体管处于截止状态，
所述输出电路包括脉冲生成电路，所述脉冲生成电路接收所述输入信号，并在从所述输入信号进行了所述第一转变的定时开始的规定期间，生成并输出成为低电平的脉冲信号，
所述第一N型晶体管的栅极与所述脉冲生成电路的输出连接。
2.根据权利要求1所述的输出电路，其特征在于：
所述电容器的一端与所述第一P型晶体管的栅极连接。
3.一种输出电路，所述输出电路接收数据输入信号，并输出根据所述数据输入信号在接地电位与第一电位之间转变的输出信号，所述输出电路的特征在于：包括：
输出端子，输出所述输出信号；
输入节点，接收根据所述数据输入信号而变化且振幅小于所述输出信号的输入信号；
第一P型晶体管，源极与提供所述第一电位的第一电源连接，栅极被提供所述输入信号；
第二P型晶体管，源极与所述第一P型晶体管的漏极连接，漏极与所述输出端子连接，栅极与第一节点连接；
电容器，一端被提供所述输入信号，另一端与所述第一节点连接；
第一N型晶体管，源极与第二电源连接，漏极与所述第一节点连接，所述第二电源提供低于所述第一电位的第二电位；以及
第二N型晶体管，源极及栅极与所述第二电源连接，漏极与所述第一节点连接，
所述第一N型晶体管被控制为：向栅极提供与所述输入信号对应的信号，在所述输入信号为高电平时，所述第一N型晶体管处于导通状态，在所述输入信号进行了从高电平向低电平的转变即第一转变时，至少在规定期间，所述第一N型晶体管处于截止状态，
所述电容器的一端与第二节点连接，所述第二节点与所述输入节点连接，并且所述第二节点不与所述第一P型晶体管的栅极连接。
4.根据权利要求3所述的输出电路，其特征在于：
所述第一N型晶体管的栅极与所述第一P型晶体管的栅极连接。
5.一种输出电路，所述输出电路接收数据输入信号，并输出根据所述数据输入信号在接地电位与第一电位之间转变的输出信号，所述输出电路的特征在于：包括：
输出端子，输出所述输出信号；
输入节点，接收根据所述数据输入信号而变化且振幅小于所述输出信号的输入信号；
第一N型晶体管，源极与接地电源连接，栅极被提供所述输入信号；
第二N型晶体管，源极与所述第一N型晶体管的漏极连接，漏极与所述输出端子连接，栅极与第一节点连接；
电容器，一端被提供所述输入信号，另一端与所述第一节点连接；
第一P型晶体管，源极与第二电源连接，漏极与所述第一节点连接，所述第二电源提供低于所述第一电位的第二电位；以及
第二P型晶体管，源极及栅极与所述第二电源连接，漏极与所述第一节点连接，
所述第一P型晶体管被控制为：向栅极提供与所述输入信号对应的信号，在所述输入信号为低电平时，所述第一P型晶体管处于导通状态，在所述输入信号进行了从低电平向高电平的转变即第一转变时，至少在规定期间，所述第一P型晶体管处于截止状态，
所述输出电路包括脉冲生成电路，所述脉冲生成电路接收所述输入信号，并在从所述输入信号进行了所述第一转变的定时开始的规定期间，生成并输出成为高电平的脉冲信号，
所述第一P型晶体管的栅极与所述脉冲生成电路的输出连接。
6.根据权利要求5所述的输出电路，其特征在于：
所述电容器的一端与所述第一N型晶体管的栅极连接。
7.一种输出电路，所述输出电路接收数据输入信号，并输出根据所述数据输入信号在接地电位与第一电位之间转变的输出信号，所述输出电路的特征在于：包括：
输出端子，输出所述输出信号；
输入节点，接收根据所述数据输入信号而变化且振幅小于所述输出信号的输入信号；
第一N型晶体管，源极与接地电源连接，栅极被提供所述输入信号；
第二N型晶体管，源极与所述第一N型晶体管的漏极连接，漏极与所述输出端子连接，栅极与第一节点连接；
电容器，一端被提供所述输入信号，另一端与所述第一节点连接；
第一P型晶体管，源极与第二电源连接，漏极与所述第一节点连接，所述第二电源提供低于所述第一电位的第二电位；以及
第二P型晶体管，源极及栅极与所述第二电源连接，漏极与所述第一节点连接，
所述第一P型晶体管被控制为：向栅极提供与所述输入信号对应的信号，在所述输入信号为低电平时，所述第一P型晶体管处于导通状态，在所述输入信号进行了从低电平向高电平的转变即第一转变时，至少在规定期间，所述第一P型晶体管处于截止状态，
所述电容器的一端与第二节点连接，所述第二节点与所述输入节点连接，并且所述第二节点不与所述第一N型晶体管的栅极连接。
8.根据权利要求7所述的输出电路，其特征在于：
所述第一P型晶体管的栅极与所述第一N型晶体管的栅极连接。
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