JP4416923B2 - 出力回路及び入力回路並びに半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、内部で使用する電圧を外部電圧から降圧して用いる内部降圧回路を有する半導体集積回路装置に係わるものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置の集積度を向上させ、１チップに多くの機能を搭載させるため、各ＭＯＳトランジスタの微細化が進んでいる。
また、プロセス装置の精度の向上のため、ＭＯＳトランジスタの構造の微細化は容易に行われる様になってきている。
【０００３】
しかしながら、ＭＯＳトランジスタの構造を微細化していくと、半導体集積回路を使用して構成する回路の電源電圧、すなわち、半導体集積回路の内部の回路からすると、外部電源の電圧が内部のＭＯＳトランジスタの劣化を引き起こすようになる。
これは、ＭＯＳトランジスタの微細化に合わせて、ＭＯＳトランジスタの動作電圧が変化（低下）しないため、ＭＯＳトランジスタの耐圧を超えてしまい、信頼性を低下させてしまうためである。
ここで、ＭＯＳトランジスタの動作電圧は、規格（ユーザの使用条件）で設定される値であり、ＭＯＳトランジスタの微細化と関係なく設定される。従って、ＭＯＳトランジスタが微細化されたことにより、このＭＯＳトランジスタを使用する半導体装置の規格が変わる、すなわち規格としての動作電圧が下がる訳ではない。
【０００４】
このため、図９に示す様に、半導体集積回路の内部に、内部降圧回路１００を設けて、外部電源の電圧ＶEX（例えば、3.3Ｖ）を、微細化したＭＯＳトランジスタの耐圧を満足させる内部電圧ＶINT（例えば、2.0Ｖ）に低下させて、内部回路１０１に供給させることが行われている。
これにより、半導体集積回路装置の動作において、消費電力を低下させることも可能である。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した半導体集積回路装置においては、入力回路１０２と出力回路１０３とを外部電源の電圧ＶEXに対応させる必要がある。
すなわち、入力回路１０２のｐチャネル型のＭＯＳトランジスタ１０４は、入力信号ＩＮの電圧が「Ｈ」レベルのとき、ドレイン及び基板とゲートとの間の耐圧が問題となり、入力信号ＩＮの電圧が「Ｌ」レベルのとき、ソースとゲートとの間の耐圧が問題となる。
【０００６】
また、入力回路１０２のｎチャネル型のＭＯＳトランジスタ１０５は、入力信号ＩＮの電圧が「Ｈ」レベルのとき、ソースとゲートとの耐圧が問題となり、入力信号ＩＮが「Ｌ」レベルのとき、ドレイン及び基板とゲートとの耐圧が問題となる。
【０００７】
同様に、出力回路１０３のｐチャネル型のＭＯＳトランジスタ１０６は、信号ＩＮＯが「Ｈ」レベルの場合、ドレイン及び基板とゲートとの間の耐圧が問題となり、信号ＩＮＯの電圧が「Ｌ」レベルのとき、ソースとゲートとの間の耐圧が問題となる。
【０００８】
また、入力回路１０３のｎチャネル型のＭＯＳトランジスタ１０７は、信号ＩＮＯの電圧が「Ｈ」レベルのとき、ソースとゲートとの耐圧が問題となり、信号ＩＮＯが「Ｌ」レベルのとき、ドレイン及び基板とゲートとの耐圧が問題となる。ここで、信号ＩＮＯは、レベルシフト回路１０８により、「Ｈ」レベルの電圧を、内部電圧ＶINTから外部電圧ＶEXへ変更している。
【０００９】
上述のように、入力回路１０２及び出力回路１０３は、外部回路との信号の入出力処理を行うため、外部電源の電圧ＶEXに対応している必要がある。
すなわち、外部電源の電圧ＶEXに耐える耐圧のゲートを有するＭＯＳトランジスタとするため、このＭＯＳトランジスタのゲートのゲート酸化膜の膜厚を、外部電源の電圧ＶEXに耐える厚さとする必要がある。
【００１０】
上述の構成により、外部電源の電圧に耐えるゲートを有する入力回路１０２及び出力回路１０３を有する半導体集積回路を構成することが可能である。
しかしながら、上記半導体集積回路のプロセスにおいて、内部回路１０１を構成する薄い膜厚（４ｎｍ程度）のゲート酸化膜のＭＯＳトランジスタと、入力回路１０２と出力回路１０３とを構成する厚い膜厚（９ｎｍ程度）のゲート酸化膜のＭＯＳトランジスタとの２種類のＭＯＳトランジスタを形成する必要がある。
【００１１】
このため、膜厚の異なるゲート酸化膜を２種類形成する必要があり、１種類のみの膜厚のゲート酸化膜を形成する製造プロセスに比較して、少なくとも４つのプロセスを余計に行わなければならなくなり、製造コストが増加してチップの価格が上昇してしまう欠点がある。
【００１２】
この欠点を解決するために、入力回路及び出力回路を構成するＭＯＳトランジスタのゲート酸化膜と、内部回路を構成するＭＯＳトランジスタのゲート酸化膜との膜厚を同一とすることが可能な回路構成が提案されている。
すなわち、図１０に示す入力回路は、降圧回路１１５により外部電圧ＶEXを内部電圧ＶINTへ低下させ入力回路に供給しており、これにより、入力信号ＩＮの電圧が「Ｌ」レベルのときのｐチャネル型のＭＯＳトランジスタ１１０のソースとゲートとの耐圧が満足される。
【００１３】
また、ゲートの接地されたｐチャネル型のトランジスタ１１２がＭＯＳトランジスタ１１０とｎチャネル型のＭＯＳトランジスタ１１３との間に介挿されているため、ＭＯＳトランジスタ１１０のドレインの電圧が分圧されて低下し、入力信号ＩＮの電圧が「Ｈ」レベルのとき、ＭＯＳトランジスタ１１０のドレインとゲートとの間の耐圧が満足される。
耐圧が満足されるとは、通常の使用状態において、ＭＯＳトランジスタのゲート酸化膜の耐圧以下の電圧のみが、ゲートとソース及びドレインとの間に印加されることを示している。
【００１４】
同様に、ｎチャネル型のＭＯＳトランジスタ１１３のゲートと入力端子１１６（外部のパッドに接続されている）との間には、ｎチャネル型のＭＯＳトランジスタ１１４が介挿されている。
このため、ＭＯＳトランジスタ１１３のゲートに印加される信号の電圧は、入力信号ＩＮが「Ｈ」レベルのとき、「Ｈ」レベルの電圧（外部電源の電圧ＶEX）がＭＯＳトランジスタ１１４のしきい値電圧ＶTNにより低下され、「ＶEX−ＶTN」となり緩和され、ＭＯＳトランジスタ１１３のゲートとソースとの耐圧を満足させる。
【００１５】
また、ＭＯＳトランジスタ１１３のゲートに印加される信号の電圧は、入力信号ＩＮが「Ｌ」レベルのとき、「Ｌ」レベルの電圧（接地電圧）がＭＯＳトランジスタ１１４のしきい値電圧ＶTPにより浮き、「ＶTP」となり緩和され、かつ、降圧回路１１５によりドレインへ印加される電圧が内部電圧ＶINTとに変換されているため、ＭＯＳトランジスタ１１３のゲートとドレインとの耐圧を満足させる。
【００１６】
次に、図１１に示す出力回路は、ｐチャネル型のＭＯＳトランジスタ１２０，ｐチャネル型のＭＯＳトランジスタ１２１，ｎチャネル型のＭＯＳトランジスタ１２２及びｎチャネル型のＭＯＳトランジスタ１２３が直列に接続され、構成されている。
ＭＯＳトランジスタ１２０は、ソースが外部電圧ＶEXの端子に接続され、ゲートにレベルシフタ１２５の出力する信号ＳＢが入力され、ドレインにＭＯＳトランジスタ１２１のソースが接続されている。
ＭＯＳトランジスタ１２１のゲートには、基準電源１２６から電圧ＶSPの制御信号ＳＰが常時入力され、ＭＯＳトランジスタ１２２のゲートには、基準電源１２６から電圧ＶSNの制御信号ＳＮが常時入力されている。
【００１７】
ここで、制御信号ＳＰの電圧ＶSPは、ＭＯＳトランジスタ１２０がオン状態のとき、ＭＯＳトランジスタ１２１のゲートとソース及びドレインとの間にかかる電圧を、ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ１２１がオン状態となる電圧である。
同様に、制御信号ＳＮの電圧ＶSNは、ＭＯＳトランジスタ１２３がオフ状態のとき、ＭＯＳトランジスタ１２２のゲートとドレイン及びソースとの間にかかる電圧を、ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ１２２がオン状態となる電圧である。
【００１８】
また、ＭＯＳトランジスタ１２０のゲートには、レベルシフタ１２５により、信号ＳＡの電圧が変換された信号ＳＢが入力される。ここで、レベルシフタ１２５は、内部回路からの内部電圧ＶINTである「Ｈ」レベルの信号ＳＡを、電圧ＶEXの「Ｈ」レベルへ変換して出力し、また内部回路からの接地電圧である「Ｌ」レベルの信号ＳＡを、電圧ＶLの「Ｌ」レベルへ変換して出力する。
この電圧ＶLは、ＭＯＳトランジスタ１２０のゲートとドレイン及びソースとの間にかかる電圧を、ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ１２０がオン状態となる電圧である。
【００１９】
これにより、ＭＯＳトランジスタ１２１とＭＯＳトランジスタ１２２とが常時オン状態であり、信号ＳＡが「Ｈ」レベルで入力されると、信号ＳＢが「Ｈ」レベルとなることでＭＯＳトランジスタ１２０がオフ状態となり、信号ＳＡが内部電圧ＶINTである「Ｈ」レベルとなることでＭＯＳトランジスタ１２３がオン状態となり、出力回路は電圧が接地レベルである「Ｌ」レベルの出力信号ＯＵＴを出力する。
【００２０】
一方、ＭＯＳトランジスタ１２１とＭＯＳトランジスタ１２２とが常時オン状態であり、信号ＳＡが「Ｌ」レベルで入力されると、信号ＳＢが電圧ＶLとなることでＭＯＳトランジスタ１２０がオン状態となり、信号ＳＡが「Ｌ」レベルとなることでＭＯＳトランジスタ１２３がオフ状態となり、出力回路は電圧が外部電圧ＶEXである「Ｈ」レベルの出力信号ＯＵＴを出力する。
【００２１】
しかしながら、上述した入力回路には、ＭＯＳトランジスタ１１３のゲートと入力端子１１６との間に、外部からの入力信号ＩＮの電圧ＶEXを緩和させるＭＯＳトランジスタ１１４を介挿したため、ＭＯＳトランジスタ１１３のゲートに印可される信号の立ち上がり及び立ち下がりが鈍り、かつ、ＭＯＳトランジスタ１１４のしきい値電圧により、ＭＯＳトランジスタ１１３のゲートに印可される信号の電圧が「ＶINT−ＶTN」へ下がり、内部回路への信号ＩＮＳが遅延されて半導体回路装置の動作速度が低下するという問題がある。
【００２２】
すなわち、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへの立ち上がり、及び「Ｈ」レベルから「Ｌ」レベルへの立ち下がりが、ＭＯＳトランジスタ１１４の抵抗成分と、ＭＯＳトランジスタ１１３のゲート容量とで決まる時定数により、ＭＯＳトランジスタ１１３のゲートに入力される信号の信号レベルの変化が遅延される。
【００２３】
次に、上述の出力回路には、出力信号ＯＵＴの電圧レベルが「Ｌ」レベルから「Ｈ」レベルへ遷移する場合、ＭＯＳトランジスタ１２１のドレイン及びソースの電圧が急激に上昇することにより、ＭＯＳトランジスタ１２１におけるゲートとソースとの寄生容量により、ゲートの電位がドレイン及びソースの電圧上昇の変動に伴って制御信号ＳＰの電圧ＶSPが上昇し、ＭＯＳトランジスタ１２１がオフ状態となり、出力信号ＯＵＴの「Ｌ」レベルから「Ｈ」への立ち上がりが遅延されるという問題がある。
このゲートとソースとの寄生容量は、ＭＯＳトランジスタにおいて、ソース及びゲート電極のオーバーラップ部分の容量成分と、ソース及びゲート電極側面の間の容量成分とを指している。
【００２４】
また、上述の出力回路には、出力信号ＯＵＴの電圧レベルが「Ｈ」レベルから「Ｌ」レベルへ遷移する場合、ＭＯＳトランジスタ１２２のドレイン電圧が下降することにより、ＭＯＳトランジスタ１２２におけるゲートとドレインとの寄生容量により制御信号ＳＮの電圧ＶSNが低下し、ＭＯＳトランジスタ１２２がオフ状態となり、出力信号ＯＵＴの「Ｈ」レベルから「Ｌ」への立ち上がりが遅延されるという問題がある。
【００２５】
さらに、上述の出力回路における電圧ＶSP及び電圧ＶSNの変動を防止するため、基準電源１２６における制御信号ＳＰ及び制御信号ＳＮの駆動能力を増加させることが考えられるが、この方法には、基準電源１２６の消費電力を大幅に増加させてしまうという欠点がある。
【００２６】
本発明はこのような背景の下になされたもので、製造工程のプロセスの数を増加させず、入力信号及び出力信号における信号遅延を無くし、かつ入力回路及び出力回路の信頼性が向上された内部降圧の半導体回路装置を提供する。
【００２７】
【課題を解決するための手段】
請求項１に記載の発明は、第１の電圧を降圧した第２の電圧レベルを有する内部信号を、前記第１の電圧レベルに変換して出力端子から出力する出力回路であって、前記内部信号の電圧レベルを前記第１の電圧レベルに変換して第１の信号として出力するレベル変換手段と、各ドレインが前記出力端子に接続され各ゲートに所定の電圧の制御信号が入力された第１および第２のＭＯＳトランジスタと、前記第１の電圧の電源と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記第１の信号が入力された第３のＭＯＳトランジスタと、接地と前記第２のＭＯＳトランジスタのソースとの間に接続されゲートに前記内部信号が入力された第４のＭＯＳトランジスタとを具備し、前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとを第１のキャパシタを介して接続し、前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとを第２のキャパシタを介して接続することにより、前記制御信号のレベル変動を抑制したことを特徴とする。
【００２８】
請求項２に記載の発明は、出力回路において、第１の電圧を降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、内部回路の第２の電圧レベルの内部信号を、前記第１の電圧のレベルの外部信号に変換して出力端子から出力する出力回路において、前記出力端子に各々ドレインが接続され、各々のゲートに所定の電圧の制御信号が入力された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、前記第１の電圧の電源にソースが接続され、前記第１のＭＯＳトランジスタのソースにドレインが接続された第３のＭＯＳトランジスタと、ソースが接地され、前記第２のＭＯＳトランジスタのソースにドレインが接続され、かつゲートに前記内部信号が入力される第４のＭＯＳトランジスタと、前記内部信号の電圧をレベル変換して、この変換後の内部信号を第３のＭＯＳトランジスタのゲートへ出力するレベル変換手段と、前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとの間に介挿された第１のキャパシタと、前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとの間に介挿された第２のキャパシタとを具備することを特徴とする。
【００２９】
請求項３に記載の発明は、請求項１または請求項２に記載の出力回路において、前記第１のキャパシタの容量値が、前記第１のＭＯＳトランジスタのゲートとドレインとの寄生容量の容量値に合わせて設定され、前記第２のキャパシタの容量値が、前記第２のＭＯＳトランジスタのゲートとドレインとの寄生容量の容量値に合わせて設定されることを特徴とする。
【００３０】
請求項４に記載の発明は、請求項１から請求項３のいずれかに記載の出力回路において、前記レベル変換手段が、内部信号が接地電圧である場合、前記制御信号を前記第１の電圧として出力し、内部信号が第２の電圧である場合、前記制御信号を、第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧以下となる電圧として出力することを特徴とする。
【００３１】
請求項５に記載の発明は、第１の電圧を降圧した第２の電圧レベルを有する内部信号を、前記第１の電圧レベルに変換して出力端子から出力する出力回路であって、前記内部信号の電圧レベルを前記第１の電圧レベルに変換して第１の信号として出力するレベル変換手段と、各ドレインが前記出力端子に接続され各ゲートに所定の電圧の制御信号が入力された第１および第２のＭＯＳトランジスタと、前記第１の電圧の電源と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記第１の信号が入力された第３のＭＯＳトランジスタと、接地と前記第２のＭＯＳトランジスタのソースとの間に接続されゲートに前記内部信号が入力された第４のＭＯＳトランジスタとを具備し、前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとを第１のダイオードを介して接続し、前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとを第２のダイオードを介して接続することにより、前記制御信号のレベル変動を抑制したことを特徴とする。
【００３２】
請求項６に記載の発明は、出力回路において、第１の電圧を降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、前記内部回路の前記第２の電圧レベルの内部信号を、前記第１の電圧のレベルの外部信号に変換して出力端子から出力する出力回路において、前記出力端子に各々ドレインが接続され、各々のゲートに所定の電圧の制御信号が入力された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、前記第１の電圧の電源にソースが接続され、前記第１のＭＯＳトランジスタのソースにドレインが接続された第３のＭＯＳトランジスタと、ソースが接地され、前記第２のＭＯＳトランジスタのソースにドレインが接続され、かつゲートに前記内部信号が入力される第４のＭＯＳトランジスタと、前記内部信号の電圧をレベル変換して第３のＭＯＳトランジスタのゲートへ出力するレベル変換手段と、前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとの間に介挿された第１のダイオードと、前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとの間に介挿された第２のダイオードとを具備することを特徴とする。
【００３３】
請求項７に記載の発明は、請求項５または請求項６に記載の出力回路において、直列に介挿される前記第１のダイオードの数が、前記第３のトランジスタのゲートと前記第１のトランジスタのゲートとの間の電位差に合わせて設定され、前記第２のダイオードの数が、前記第２のトランジスタのゲートと前記第４のトランジスタのゲートとの間の電位差に合わせて設定されることを特徴とする。
【００３４】
請求項８に記載の発明は、請求項５から請求項７のいずれかに記載の出力回路において、前記レベル変換手段が、内部信号が接地電圧である場合、前記制御信号を前記第１の電圧として出力し、内部信号が第２の電圧である場合、前記制御信号を、第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧以下となる電圧として出力することを特徴とする。
【００３５】
請求項９に記載の発明は、第１の電圧のレベルを有する外部信号を第２の電圧レベルに降圧し、前記第２の電圧のレベルで駆動される内部回路の入力端子に入力する入力回路であって、前記内部回路の入力端子にドレインが接続されゲートが接地された第１のＭＯＳトランジスタと、前記第２の電圧を出力する第１の端子と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記外部信号を入力された第２のＭＯＳトランジスタと、前記内部回路の入力端子と接地との間に接続された第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのゲートと前記外部入力信号の入力される端子との間に接続され、前記第１の端子にゲートが接続された第４のＭＯＳトランジスタとを具備し、前記外部入力信号の入力される端子と前記第３のＭＯＳトランジスタのゲートとをキャパシタを介して接続することにより、前記第３のＭＯＳトランジスタのゲート入力の電圧変動を抑制したことを特徴とする。
【００３６】
請求項１０に記載の発明は、第１の電圧を第１の降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、前記第１の電圧のレベルの外部信号を、前記第２の電圧のレベルの内部信号に変換して前記内部回路の入力端子へ入力する、請求項１に記載の入力回路において、第２の降圧回路の前記第２の電圧のレベルを出力する第１の端子にソースが接続され、ゲートに前記入力端子が接続された第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタのドレインにソースが接続され、ゲートが接地された第２のＭＯＳトランジスタと、この第２のＭＯＳトランジスタのドレインにドレインが接続され、ソースが接地された第３のＭＯＳトランジスタと、この第３のＭＯＳトランジスタのゲートとソースが接続され、ゲートに前記第２の電圧が印加され、ドレインが入力端子に接続された第４のトランジスタと、前記第３のＭＯＳトランジスタのゲートと前記入力端子との間に介挿されたキャパシタとを具備することを特徴とする。
【００３７】
請求項１１に記載の発明は、請求項９または請求項１０に記載の入力回路において、前記第３のＭＯＳトランジスタのゲートと前記入力端子との間に、前記キャパシタと並列に介挿されたダイオードを具備することを特徴とする。
【００３８】
請求項１２に記載の発明は、請求項９から請求項１１のいずれかに記載の入力回路において、前記第１の電圧の電源と前記第１の端子とがダイオードを介して接続されていることを特徴とする。
【００３９】
請求項１３に記載の発明は、請求項９から請求項１２のいずれかに記載の入力回路において、前記入力端子が第１の電圧に上昇した場合に、前記第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧を超えない値に、前記キャパシタの容量が設定されていることを特徴とする。
【００４０】
請求項１４に記載の発明は、半導体集積回路装置において、前記第１の電圧が降圧回路により降圧された前記第２の電圧により内部回路が駆動され、請求項１から請求項８までの何れかに記載の出力回路と、請求項９から請求項１３のいずれかに記載の入力回路とを具備することを特徴とする。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。
＜第１の実施形態＞
図１は本発明の第１の実施形態による出力回路の構成を示すブロック図である。この出力回路Ｏ１は、図９に示す半導体集積回路における出力回路１０３の代わりに用いられる。この半導体集積回路には、外部端子により外部電源の電圧ＶEXが供給され、内部降圧回路１００により、この電圧ＶEXを内部回路に供給する内部電圧ＶINTに変換して、内部回路１０１に駆動電圧として供給している。
【００４２】
この図１において、出力回路Ｏ１は、ｐチャネル型のＭＯＳトランジスタ１，ｐチャネル型のＭＯＳトランジスタ２，ｎチャネル型のＭＯＳトランジスタ３及びｎチャネル型のＭＯＳトランジスタ４が直列に接続され、構成されている。これらのＭＯＳトランジスタのゲート酸化膜は、内部回路１０１を構成しているＭＯＳトランジスタのゲート酸化膜と同一の厚さで形成されている。
【００４３】
すなわち、内部回路１０１のＭＯＳトランジスタは、微細化のスケーリング測に対応した厚さのゲート酸化膜により形成されている。そして、内部降圧回路１００は、この内部回路１０１のＭＯＳトランジスタのゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外部電圧ＶEXを降圧させている。
ＭＯＳトランジスタ１は、ソースが電圧ＶEXの外部電源の端子に接続され、ゲートにレベルシフタ５の出力する信号ＳＢが入力され、ドレインにＭＯＳトランジスタ２のソースが接続されている。
【００４４】
ＭＯＳトランジスタ２は、ドレインがＭＯＳトランジスタ３のドレインと接続されている。このＭＯＳトランジスタ２のドレインとＭＯＳトランジスタ３のドレインとの接続点が外部端子ＴＯに接続されている。そして、出力回路Ｏ１は、内部信号ＳＡの電圧を変換し、外部端子ＴＯから信号ＤOUTとして出力する。
ＭＯＳトランジスタ２のゲートには、微小電流電源６から電圧ＶRPの制御信号ＲＰが常時入力され、ＭＯＳトランジスタ３のゲートには、微小電流電源６から電圧ＶRNの制御信号ＲＮが常時入力されている。
ＭＯＳトランジスタ４は、ドレインがＭＯＳトランジスタ３のソースと接続され、ゲートに信号ＳＡが入力され、ソースが接地されている。
【００４５】
ここで、制御信号ＲＰの電圧ＶRPは、ＭＯＳトランジスタ１がオン状態のとき、ＭＯＳトランジスタ２のゲートとソース及びドレインとの間にかかる電圧を、ＭＯＳトランジスタ２のゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ２がオン状態となる電圧である。
この耐圧とは、ゲート酸化膜の膜厚に応じて決定される、ゲート酸化膜の信頼性を保持するために許容される上限の電圧を意味している。
同様に、制御信号ＲＮの電圧ＶRNは、ＭＯＳトランジスタ４がオフ状態のとき、ＭＯＳトランジスタ３のゲートとドレイン及びソースとの間にかかる電圧を、ＭＯＳトランジスタ３のゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ３がオン状態となる電圧である。
【００４６】
レベルシフタ５は、直列に接続されたｐチャネル型のＭＯＳトランジスタ５ａ，ダイオード５ｃ及びｎチャネル型のＭＯＳトランジスタ５ｅと、同様に、直列に接続されたｐチャネル型のＭＯＳトランジスタ５ｂ，ダイオード５ｄ及びｎチャネル型のＭＯＳトランジスタ５ｆと、信号ＳＡのレベルを反転させるインバータ５ｇとから構成されている。
【００４７】
すなわち、ＭＯＳトランジスタ５ａは、ソースが電圧ＶEXの外部電源の端子に接続され、ゲートがＭＯＳトランジスタ５ｂのドレインへ接続され、ソースがダイオード５ｃのアノードへ接続されている。
ダイオード５ｃは、信号ＳＢの「Ｌ」レベルを電圧ＶLとするために介挿されており、カソードがＭＯＳトランジスタ５ｅのドレインへ接続されている。
ＭＯＳトランジスタ５ｅは、ゲートがインバータ５ｇの出力端子へ接続されているため、ゲートに信号ＳＡのレベルが反転された信号が入力され、ソースが接地されている。
【００４８】
ＭＯＳトランジスタ５ｂは、ソースが電圧ＶEXの外部電源の端子に接続され、ゲートがＭＯＳトランジスタ５ａのドレインへ接続され、ソースがダイオード５ｄのアノードへ接続されている。
ダイオード５ｄは、信号ＳＣの「Ｌ」レベルを電圧ＶLとするために介挿されており、カソードがＭＯＳトランジスタ５ｆのドレインへ接続されている。
ＭＯＳトランジスタ５ｆは、ゲートに信号ＳＡが入力され、ソースが接地されている。
【００４９】
上述の構成により、レベルシフタ５は、内部回路１０１からの内部電圧ＶINTである「Ｈ」レベルの信号ＳＡを、電圧ＶEXの「Ｈ」レベルの信号ＳＢへ変換して出力する。
すなわち、信号ＳＡが「Ｈ」レベルとなることにより、ＭＯＳトランジスタ５ｆがオン状態となり、信号ＳＣが電圧ＶLとなり、ＭＯＳトランジスタ５ａがオン状態となり、ＭＯＳトランジスタ５ｅがオフ状態となる。
そして、信号ＳＢが電圧ＶEXの「Ｈ」レベルとなり、ＭＯＳトランジスタ５ｂがオフ状態となる。
これにより、レベルシフタ５は、信号ＳＢを電圧ＶEXの「Ｈ」レベルとして出力する。
【００５０】
また、レベルシフタ５は、内部回路１０１からの接地電圧である「Ｌ」レベルの信号ＳＡを、電圧ＶLの「Ｌ」レベルの信号ＳＢへ変換して出力する。
すなわち、信号ＳＡが「Ｌ」レベルとなることにより、ＭＯＳトランジスタ５ｆがオフ状態となり、ＭＯＳトランジスタ５ｅがオン状態となることにより、信号ＳＢが電圧ＶLとなり、ＭＯＳトランジスタ５ｂがオン状態となる。
そして、信号ＳＣが電圧ＶEXの「Ｈ」レベルとなり、ＭＯＳトランジスタ５ａがオフ状態となる。
これにより、レベルシフタ５は、信号ＳＢを電圧ＶLの「Ｌ」レベルとして出力する。
【００５１】
この電圧ＶLは、ＭＯＳトランジスタ１のゲートとドレイン及びソースとの間にかかる電圧を、ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ１がオン状態となる電圧である。
これにより、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが常時オン状態であり、信号ＳＡが「Ｌ」レベルで入力されることにより、ＭＯＳトランジスタ４がオフ状態となり、かつ、信号ＳＢが電圧ＶLで入力されることにより、ＭＯＳトランジスタ１がオン状態となり、出力回路Ｏ１は、信号ＳＡが「Ｌ」レベルとなることで外部電源の電圧ＶEXである「Ｈ」レベルの出力信号ＯＵＴを出力する。
【００５２】
一方、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが常時オン状態であり、信号ＳＡが内部電源の電圧ＶINTである「Ｈ」レベルで入力されると、信号ＳＢが外部電源の電圧ＶEXである「Ｈ」レベルとなり、ＭＯＳトランジスタ１がオフ状態となり、かつ、信号ＳＡが「Ｈ」レベルで入力されることにより、ＭＯＳトランジスタ４がオン状態となり、出力回路Ｏ１は、電圧が接地レベルである「Ｌ」レベルの出力信号ＯＵＴを出力する。
【００５３】
キャパシタＣpは、ＭＯＳトランジスタ１のゲートと、ＭＯＳトランジスタ２のゲートとの間に介挿されている。
また、キャパシタＣpは、出力信号ＤOUTの電圧が「Ｌ」レベルから「Ｈ」レベルに遷移するとき、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量により、出力信号ＤOUTが上昇する変動に伴ってＭＯＳトランジスタ２のゲートに印加される電圧ＶRPが上昇する効果を、信号ＳＢが「Ｌ」レベルに遷移するときの電位の下降の変動に伴って、ゲートに印加される電圧ＶRPを下降させる効果によりキャンセルすることにより、電圧ＶRPの変動を抑える。
【００５４】
キャパシタＣnは、ＭＯＳトランジスタ３のゲートと、ＭＯＳトランジスタ４のゲートとの間に介挿されている。
また、キャパシタＣnは、出力信号ＤOUTの電圧が「Ｈ」レベルから「Ｌ」レベルに遷移するとき、ＭＯＳトランジスタ３のゲートとドレインとの寄生容量により、出力信号ＤOUTが下降する変動に伴ってＭＯＳトランジスタ３のゲートに印加される電圧ＶRNが下降する効果を、信号ＳＡが「Ｈ」レベルに遷移するときの電位の上昇の変動に伴って、ゲートに印加される電圧ＶRNを上昇させる効果によりキャンセルすることにより、電圧ＶRNの変動を抑える。
【００５５】
このとき、キャパシタＣpの容量値は、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量の容量値に合わせて作成されており、キャパシタＣnの容量値は、ＭＯＳトランジスタ３のゲートとドレインとの寄生容量の容量値に合わせて作成されている。
また、このキャパシタＣp及びキャパシタＣnは、それぞれ対応するＭＯＳトランジスタ２及びＭＯＳトランジスタ３と特性を合わせ込むため、各々同様の形状のＭＯＳトランジスタを用いて形成する。
【００５６】
次に、図１及び図２を参照し、一実施形態の動作を説明する。図２は、図１の動作例を説明するタイミングチャートである。
時刻ｔ1において、内部回路１０１が信号ＳＡを「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させると、信号ＳＡの電圧の上昇に伴い、信号ＳＢの電圧が電圧ＶLから上昇を開始する。
そして、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に上昇するため、ＭＯＳトランジスタ４がオン状態に移行し、ＭＯＳトランジスタ１がオフ状態に移行する過程において、出力信号ＤOUTの電圧レベルが電圧ＶEXから徐々に下降していく。
【００５７】
この図２において、出力信号ＤOUTが実線と破線との２つの線で示されているが、実線が図１に示す本発明の第１の実施形態による出力回路Ｏ１の動作を示した線であり、破線が図１１に示す従来例の出力回路の動作を示した線である。
図２から判るように、従来例の出力回路において、ＭＯＳトランジスタ３のソース及びドレイン電圧が変化するのに伴い、ＭＯＳトランジスタ３のドレイン電圧が低下すると、ＭＯＳトランジスタ３のドレインとゲートとの間の寄生容量によって制御信号ＳＮの電圧ＶSNが低下している。
また、従来例の出力回路において、ＭＯＳトランジスタ２のソース及びドレイン電圧が変化するのに伴い、ＭＯＳトランジスタ２のドレイン電圧が低下すると、ＭＯＳトランジスタ２のドレインとゲートとの寄生容量によって、制御信号ＳＰの電圧ＶSPが低下している。
【００５８】
そして、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが低下することにより、ＭＯＳトランジスタ３のオン抵抗が増加し、ＭＯＳトランジスタ２のオン抵抗が減少するため、出力信号ＤOUTの電圧が低下する速度が遅く、すなわち、信号ＳＡが「Ｌ」レベルから「Ｈ」レベルへの遷移から、出力信号ＤOUTの「Ｈ」レベルから「Ｌ」レベルへの変化の遅延（ディレイ）が増加する。
【００５９】
一方、第１の実施形態による出力回路Ｏ１において、キャパシタＣpの一端に入力される信号ＳＡの電圧が上昇するのに伴い、他端に接続されている配線の信号ＲＰの電圧ＶRPを上昇させようとする。
このため、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の下降により、ＭＯＳトランジスタ２のソース及びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ２の寄生容量の一端であるドレインの電圧の低下に伴う、この寄生容量の他端であるゲートに印加されている制御信号ＲＰの電圧ＶRPの低下を、上述のキャパシタＣpの電圧ＶRPを上昇させようとする効果によりキャンセルすることができる。
【００６０】
同様に、第１の実施形態による出力回路Ｏ１において、キャパシタＣnの一端に入力される信号ＳＢの電圧が上昇するのに伴い、他端に接続されている配線の信号ＲＮの電圧ＶRNを上昇させようとする。
このため、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の下降により、ＭＯＳトランジスタ３のソース及びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ３の寄生容量の一端であるドレインの電圧の低下に伴う、この寄生容量の他端であるゲートに印加されている制御信号ＲＮの電圧ＶRNの低下を、上述のキャパシタＣnの電圧ＶRNを上昇させようとする効果によりキャンセルすることができる。
【００６１】
次に、時刻ｔ2において、第１の実施形態による出力回路Ｏ１による出力信号ＤOUTは接地電位まで低下する。
一方、従来の出力回路による出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが低下することにより、ＭＯＳトランジスタ３のオン抵抗が増加し、ＭＯＳトランジスタ２のオン抵抗が減少しているため、出力信号ＤOUTの「Ｈ」レベルから「Ｌ」レベルへの遷移における遅延時間が長くなり、出力信号ＤOUTの電圧は、接地電位まで低下していない。
【００６２】
このように、キャパシタＣp及びキャパシタＣnにより、信号ＳＢ及び信号ＳＡの電圧上昇の変動を、各々制御信号ＲＰの配線及び制御信号ＲＮの配線へ伝達することにより、制御信号ＲＰの電圧ＶRP，制御信号ＲＮの電圧ＶRNの出力ＤOUTの変動に基づく低下を、キャンセルまたは逆に上昇させることで、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
【００６３】
ここで、制御信号ＲＰの電圧ＶRP，制御信号ＲＮの電圧ＶRNが所定の電圧の値よりも上昇した場合でも、ＭＯＳトランジスタＭ２のオン抵抗が増加し、ＭＯＳトランジスタ３のオン抵抗が減少するため、出力信号ＤOUTの電圧を接地電位に低下させるためには、出力信号ＤOUTの電圧の低下する効率が上昇するので都合が良くなる。
【００６４】
次に、時刻ｔ3において、内部回路１０１が信号ＳＡを「Ｈ」レベルから「Ｌ」レベルへの遷移を開始させると、信号ＳＡの電圧の下降に伴い、信号ＳＢの電圧が電圧ＶEXから下降を開始する。
そして、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に下降するため、ＭＯＳトランジスタ４がオフ状態に移行し、ＭＯＳトランジスタ１がオン状態に移行する過程において、出力信号ＤOUTの電圧レベルが接地電位から徐々に上昇していく。
【００６５】
図２から判るように、従来例の出力回路において、ＭＯＳトランジスタ３のソース及びドレイン電圧が変化するのに伴い、ＭＯＳトランジスタ３のドレイン電圧が上昇すると、ＭＯＳトランジスタ３のドレインとゲートとの間の寄生容量によって、ゲートに印加される制御信号ＲＮの電圧ＶRNが上昇している。
また、従来例の出力回路において、ＭＯＳトランジスタ２のソース及びドレイン電圧が変化するのに伴い、ＭＯＳトランジスタ２のドレイン電圧が上昇すると、ＭＯＳトランジスタ２のドレインとゲートとの間の寄生容量によって、ＭＯＳトランジスタ２のゲートに印加されている制御信号ＲＰの電圧ＶRPが上昇している。
【００６６】
そして、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが上昇することにより、ＭＯＳトランジスタ３のオン抵抗が減少し、ＭＯＳトランジスタ２のオン抵抗が増加するため、出力信号ＤOUTの電圧が上昇する速度が遅く、すなわち、信号ＳＡが「Ｈ」レベルから「Ｌ」レベルへの遷移から、出力信号ＤOUTの「Ｌ」レベルから「Ｈ」レベルへの変化の遅延（ディレイ）が増加する。
【００６７】
一方、第１の実施形態による出力回路Ｏ１において、キャパシタＣpの一端に入力される信号ＳＡの電圧が下降するのに伴い、他端に接続されている配線の信号ＲＰの電圧ＶRPを下降させようとする。
このため、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の上昇により、ＭＯＳトランジスタ２のソース及びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ２のドレイン電圧の上昇に伴う、ＭＯＳトランジスタ２のドレインとゲートとの間の寄生容量によって、ゲートに印加されている制御信号ＲＰの電圧ＶRPの上昇を、上述のキャパシタＣpの電圧ＶRPを下降させようとする効果によりキャンセルすることができる。
【００６８】
同様に、第１の実施形態による出力回路Ｏ１において、キャパシタＣnの一端に入力される信号ＳＢの電圧が下降するのに伴い、他端に接続されている配線の信号ＲＮの電圧ＶRNを下降させようとする。
このため、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の上昇により、ＭＯＳトランジスタ３のソース及びドレイン電圧の上昇、すなわち、ＭＯＳトランジスタ３のドレイン電圧の上昇に伴う、ＭＯＳトランジスタ３のドレインとゲートとの間の寄生容量によって、ゲートに印加されている制御信号ＲＮの電圧ＶRNの上昇を、上述のキャパシタＣnの電圧ＶRNを下降させようとする効果によりキャンセルすることができる。
【００６９】
次に、時刻ｔ4において、第１の実施形態による出力回路Ｏ１による出力信号ＤOUTは外部電源の電圧ＶEXまで上昇する。
一方、従来の出力回路による出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが上昇することにより、ＭＯＳトランジスタ３のオン抵抗が減少し、ＭＯＳトランジスタ２のオン抵抗が増加しているため、出力信号ＤOUTの「Ｌ」レベルから「Ｈ」レベルへの遷移における遅延時間が長くなり、出力信号ＤOUTの電圧は、電圧ＶEXまで上昇していない。
【００７０】
このように、キャパシタＣp及びキャパシタＣnにより、信号ＳＢ及び信号ＳＡＡの電圧低下の変動を、各々制御信号ＲＰの配線及び制御信号ＲＮの配線へ伝達することにより、制御信号ＲＰの電圧ＶRP，制御信号ＲＮの電圧ＶRNの出力信号ＤOUTの変動に基づく上昇を、キャンセルまたは逆に低下させることで、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
【００７１】
ここで、制御信号ＲＰの電圧ＶRP，制御信号ＲＮの電圧ＶRNが所定の電圧の値よりも低下した場合でも、ＭＯＳトランジスタＭ２のオン抵抗が減少し、ＭＯＳトランジスタ３のオン抵抗が増加するため、出力信号ＤOUTの電圧を電圧ＶEXへ上昇させるためには、出力信号ＤOUTの電圧の上昇する効率が向上するので都合が良くなる。
【００７２】
また、第１の実施形態による出力回路Ｏ１は、制御信号ＲＰ及び制御信号ＲＮの電圧の変動を、キャパシタＣp及びキャパシタＣnにより防止しているため、特に、微小電流電源６の制御信号ＲＰ及び制御信号ＲＮを出力する電流容量を増加させる必要が無く、各々の電圧ＶRP，電圧ＶRNの電圧レベルを所定の範囲に保持するのに必要な電流のみで済むために、消費電流を減少させる事が可能である。
【００７３】
＜第２の実施形態＞
図３は本発明の第２の実施形態による出力回路の構成を示すブロック図である。この出力回路Ｏ２は、図９に示す半導体集積回路における出力回路１０３の代わりに用いられる。この半導体集積回路には、外部端子により外部電源の電圧ＶEXが供給され、内部降圧回路１００により、この電圧ＶEXを内部回路に供給する内部電圧ＶINTに変換して、内部回路１０１に駆動電圧として供給している。
図２において、従来例及び第１の実施形態と同様な構成には、同一の符号を付し、説明を省略する。
【００７４】
この図３において、出力回路Ｏ２は、ｐチャネル型のＭＯＳトランジスタ１，ｐチャネル型のＭＯＳトランジスタ２，ｎチャネル型のＭＯＳトランジスタ３及びｎチャネル型のＭＯＳトランジスタ４が直列に接続され、構成されている。これらのＭＯＳトランジスタのゲート酸化膜は、内部回路１０１を構成しているＭＯＳトランジスタのゲート酸化膜と同一の厚さで形成されている。
【００７５】
すなわち、内部回路１０１のＭＯＳトランジスタは、微細化のスケーリング測に対応した厚さのゲート酸化膜により形成されている。そして、内部降圧回路１００は、この内部回路１０１のＭＯＳトランジスタのゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外部電圧ＶEXを降圧させている。
ＭＯＳトランジスタ１は、ソースが電圧ＶEXの外部電源の端子に接続され、ゲートにレベルシフタ５の出力する信号ＳＢが入力され、ドレインにＭＯＳトランジスタ２のソースが接続されている。
【００７６】
ＭＯＳトランジスタ２は、ドレインがＭＯＳトランジスタ３のドレインと接続されている。このＭＯＳトランジスタ２のドレインとＭＯＳトランジスタ３のドレインとの接続点が外部端子ＴＯに接続されている。そして、出力回路Ｏ２は、内部信号ＳＡの電圧を変換し、外部端子ＴＯから信号ＤOUTとして出力する。
ＭＯＳトランジスタ２のゲート及びＭＯＳトランジスタ３のゲートには、微小電流電源１０から電圧ＶRRの制御信号ＲＲが常時入力されている。
ＭＯＳトランジスタ４は、ドレインがＭＯＳトランジスタ３のソースと接続され、ゲートに信号ＳＡが入力され、ソースが接地されている。
【００７７】
ここで、制御信号ＲＲの電圧ＶRRは、ＭＯＳトランジスタ１がオン状態のとき、ＭＯＳトランジスタ２のゲートとソース及びドレインとの間にかかる電圧を、ＭＯＳトランジスタ２のゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ２がオン状態となる電圧である。
この耐圧とは、ゲート酸化膜の膜厚に応じて決定される、ゲート酸化膜の信頼性を保持するために許容される上限の電圧を意味している。
同様に、制御信号ＲＲの電圧ＶRRは、ＭＯＳトランジスタ４がオフ状態のとき、ＭＯＳトランジスタ３のゲートとドレイン及びソースとの間にかかる電圧を、ＭＯＳトランジスタ３のゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ３がオン状態となる電圧である。
例えば、電圧ＶRRは、(1/2)ＶEXに設定される。
【００７８】
これにより、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが常時オン状態であり、信号ＳＡが「Ｌ」レベルで入力されることにより、ＭＯＳトランジスタ４がオフ状態となり、かつ、信号ＳＢが電圧ＶLで入力されることにより、ＭＯＳトランジスタ１がオン状態となり、出力回路Ｏ１は、信号ＳＡが「Ｌ」レベルとなることで外部電源の電圧ＶEXである「Ｈ」レベルの出力信号ＯＵＴを出力する。
【００７９】
一方、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが常時オン状態であり、信号ＳＡが内部電源の電圧ＶINTである「Ｈ」レベルで入力されると、信号ＳＢが外部電源の電圧ＶEXである「Ｈ」レベルとなり、ＭＯＳトランジスタ１がオフ状態となり、かつ、信号ＳＡが「Ｈ」レベルで入力されることにより、ＭＯＳトランジスタ４がオン状態となり、出力回路Ｏ１は、電圧が接地レベルである「Ｌ」レベルの出力信号ＯＵＴを出力する。
【００８０】
ダイオードＤ1は、ＭＯＳトランジスタ１のゲートと、ＭＯＳトランジスタ２のゲートとの間に、順方向に介挿されている。
また、ダイオードＤ1は、出力信号ＤOUTの電圧が「Ｈ」レベルから「Ｌ」レベルに遷移するとき、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量により、出力信号ＤOUTが下降する変動に伴ってＭＯＳトランジスタ２のゲートに印加される電圧ＶRRが下降する効果を、「Ｈ」レベル状態の電圧ＶEXの信号ＳＢの配線から信号ＲＲの配線へ、順方向に電流を流して電荷を供給することにより、制御信号ＲＲの電圧を上昇させることにより、電圧ＶRRの変動を抑える。
【００８１】
ダイオードＤ2は、ＭＯＳトランジスタ３のゲートと、ＭＯＳトランジスタ４のゲートとの間に介挿されている。
また、ダイオードＤ2は、出力信号ＤOUTの電圧が「Ｌ」レベルから「Ｈ」レベルに遷移するとき、ＭＯＳトランジスタ３のゲートとドレインとの寄生容量により、出力信号ＤOUTが上昇する変動に伴ってＭＯＳトランジスタ３のゲートに印加される電圧ＶRRが上昇する効果を、信号ＲＲの配線から「Ｌ」レベル状態の接地電圧の信号ＳＡの配線へ、順方向に電流を流して電荷引き抜くことにより、制御信号ＲＲの電圧を低下させてキャンセルすることにより、電圧ＶRRの変動を抑える。
【００８２】
ここで、ダイオードＤ1を介して、「Ｈ」レベル状態の電圧ＶEXの信号ＳＢの配線から信号ＲＲの配線へ、順方向に電流が流れるとき、信号ＳＡの電圧が上昇しているため、ダイオードＤ2には電流が流れない。
同様に、ダイオードＤ2を介して、信号ＲＲの配線から「Ｌ」レベル状態の接地電圧の信号ＳＡの配線へ、順方向に電流が流れるとき、信号ＳＢの電圧が低下しているため、ダイオードＤ1には電流が流れない。
このとき、ダイオードＤ1の数は、電圧ＶEXが電圧ＶRRの所定の値（例えば、1/2ＶEX）に電圧降下するように設定され、ダイオードＤ2の数は、接地電圧に対して電圧ＶRRが上昇した電圧の値から所定の値（例えば、1/2ＶEX）に降下するように設定される。
【００８３】
次に、図３及び図４を参照し、第２の実施形態の動作を説明する。図４は、図３の動作例を説明するタイミングチャートである。
時刻ｔ11において、内部回路１０１が信号ＳＡを「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させると、信号ＳＡの電圧の上昇に伴い、信号ＳＢの電圧が電圧ＶLから上昇を開始する。
そして、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に上昇するため、ＭＯＳトランジスタ４がオン状態に移行し、ＭＯＳトランジスタ１がオフ状態に移行する過程において、出力信号ＤOUTの電圧レベルが電圧ＶEXから徐々に下降していく。
【００８４】
図３の第２の実施形態による出力回路Ｏ２において、出力信号ＤOUTが下降することにより、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量により信号ＲＲの電圧ＶRRが低下を始める。
そして、信号ＳＢの電圧と制御信号ＲＲの電圧ＶRRとの差が、ダイオードＤ1に順方向に電流が流れる電圧の値となると、信号ＳＢの配線から制御信号ＲＲの配線へ電流がながれ、カソードに接続されている配線の制御信号ＲＲの電圧ＶRRを上昇させようとする。
【００８５】
このため、第２の実施形態の出力回路Ｏ２は、出力信号ＤOUTの電圧の下降により、ＭＯＳトランジスタ２のソース及びドレインの電圧の低下、すなわち、ＭＯＳトランジスタ２のドレイン電圧の低下に伴う、ＭＯＳトランジスタ２のドレインとゲートとの間の寄生容量による、ゲートに印加されている制御信号ＲＲの電圧ＶRRの低下を、上述のダイオードＤ1を介し、信号ＳＢの配線から電荷を制御信号ＲＲの配線へ供給させて、電圧ＶRRを上昇させようとする効果によりキャンセルすることができる。
【００８６】
このとき、信号ＳＡの電圧も上昇しているため、ダイオードＤ2の両端の電圧が順方向の電流が流れる値となることはなく、ダイオードＤ2を介して、制御信号ＲＲの配線から信号ＳＡの配線へ電流は流れない。このため、ダイオードＤ2により制御信号ＲＲの配線から配線ＳＡへ電流が流れ、制御信号ＲＲの配線から電荷が引き抜かれ、制御信号ＲＲの電圧が低下することはない。
【００８７】
次に、時刻ｔ12において、第２の実施形態による出力回路Ｏ２による出力信号ＤOUTは接地電位まで低下する。
一方、図２の従来の出力回路による出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが低下することにより、ＭＯＳトランジスタ３のオン抵抗が増加し、ＭＯＳトランジスタ２のオン抵抗が減少しているため、出力信号ＤOUTの「Ｈ」レベルから「Ｌ」レベルへの遷移における遅延時間が長くなり、出力信号ＤOUTの電圧は、接地電位まで低下していない。
このように、ダイオードＤ1により、各々制御信号ＲＲの電圧ＶRRの低下を、キャンセルさせることにより、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
【００８８】
次に、時刻ｔ13において、内部回路１０１が信号ＳＡを「Ｈ」レベルから「Ｌ」レベルへの遷移を開始させると、信号ＳＡの電圧の下降に伴い、信号ＳＢの電圧が電圧ＶEXから下降を開始する。
そして、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に下降するため、ＭＯＳトランジスタ４がオフ状態に移行し、ＭＯＳトランジスタ１がオン状態に移行する過程において、出力信号ＤOUTの電圧レベルが接地電位から徐々に上昇していく。
【００８９】
図３の第２の実施形態による出力回路Ｏ２において、出力信号ＤOUTが上昇することにより、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量により信号ＲＲの電圧ＶRRが上昇を始める。
そして、制御信号ＲＲの電圧ＶRRと信号ＳＡの電圧との差が、ダイオードＤ2に順方向に電流が流れる電圧の値となると、制御信号ＲＲの配線から信号ＳＢの配線へ電流がながれ、アノードに接続されている配線の制御信号ＲＲの電圧ＶRRを低下させようとする。
【００９０】
このため、第２の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の上昇により、ＭＯＳトランジスタ２のソース及びドレインの電圧の上昇、すなわち、ＭＯＳトランジスタ２のドレイン電圧の上昇に伴い、ＭＯＳトランジスタ２のドレインとゲートとの間の寄生容量によって、ゲートに印加されている制御信号ＲＲの電圧ＶRRの上昇を、上述のダイオードＤ2を介し、制御信号ＲＲの配線から信号ＳＢの配線へ電荷を供給させて、電圧ＶRRを低下させようとする効果によりキャンセルすることができる。
【００９１】
このとき、信号ＳＢの電圧も低下しているため、ダイオードＤ1の両端の電圧が順方向の電流が流れる値となることはなく、ダイオードＤ1を介して、信号ＳＢの配線から制御信号ＲＲの配線へ電流は流れない。このため、ダイオードＤ1により制御信号ＳＡの配線から制御信号ＲＲの配線へ電流が流れ、制御信号ＲＲの配線に電荷が供給され、制御信号ＲＲの電圧が上昇することはない。
【００９２】
次に、時刻ｔ14において、第２の実施形態による出力回路Ｏ２による出力信号ＤOUTは外部電源の電圧ＶEXまで上昇する。
一方、図２の従来の出力回路による出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが上昇することにより、ＭＯＳトランジスタ３のオン抵抗が減少し、ＭＯＳトランジスタ２のオン抵抗が増加しているため、出力信号ＤOUTの「Ｌ」レベルから「Ｈ」レベルへの遷移における遅延時間が長くなり、出力信号ＤOUTの電圧は、外部電源の電圧ＶEXまで上昇していない。
このように、ダイオードＤ2により、各々制御信号ＲＲの電圧ＶRRの上昇を、キャンセルさせることにより、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
このように、ダイオードＤ1及びダイオードＤ2により、制御信号ＲＲの電圧ＶRRの上昇を、キャンセルさせることにより、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
【００９３】
また、第２の実施形態による出力回路Ｏ２は、第１の実施形態と同様に、制御信号ＲＲの電圧の変動を、ダイオードＤ1及びダイオードＤ2により防止しているため、特に、微小電流電源１０の制御信号ＲＲを出力する電流容量を増加させる必要が無く、電圧ＶRRの電圧レベルを所定の範囲に保持するのに必要な電流のみで済むために、消費電流を減少させる事が可能である。
【００９４】
＜第３の実施形態＞
図５は本発明の第３の実施形態による入力回路の構成を示すブロック図である。この入力回路Ｉ１は、図９に示す半導体集積回路における入力回路１０２の代わりに用いられる。この半導体集積回路には、外部端子により外部電源の電圧ＶEX（ＶDD）が供給され、内部降圧回路１００により、この電圧ＶEXを内部回路に供給する内部電圧ＶINTに変換して、内部回路１０１に駆動電圧として供給している。
【００９５】
この図１において、入力回路Ｉ１は、ダイオード２０，ｐチャネル型のＭＯＳトランジスタ２１，ｐチャネル型のＭＯＳトランジスタ２２，及びｎチャネル型のＭＯＳトランジスタ２３が直列に接続されて構成されている。これらのＭＯＳトランジスタのゲート酸化膜は、内部回路１０１を構成しているＭＯＳトランジスタのゲート酸化膜と同一の厚さで形成されている。
【００９６】
すなわち、内部回路１０１のＭＯＳトランジスタは、微細化のスケーリング測に対応した厚さのゲート酸化膜により形成されている。そして、内部降圧回路１００は、この内部回路１０１のＭＯＳトランジスタのゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外部電圧ＶEXを降圧させている。
【００９７】
ダイオード２０は、アノードが外部電源の電圧ＶEXの配線に接続され、カソードがＭＯＳトランジスタ２１のソースへ接続されている。
また、ダイオード２０は、電圧ＶEXを内部電源の電圧ＶINTへ降下させ、この電圧ＶＩＮＴを入力回路Ｉ１の駆動電圧として供給している。
ＭＯＳトランジスタ１は、ゲートが入力端子ＴINへ接続され、ドレインにＭＯＳトランジスタ２２のソースが接続されている。
【００９８】
ＭＯＳトランジスタ２２は、ゲートが接地され、ドレインがＭＯＳトランジスタ２３のドレインと接続されている。
このＭＯＳトランジスタ２２のドレインとＭＯＳトランジスタ２３のドレインとの接続点が、内部回路１０１へ接続され、入力信号ＩＮの電圧を変換された出力信号ＯＵＴを出力する内部端子ＴINTとなる。
また、ＭＯＳトランジスタ２２は、出力信号ＯＵＴが接地電圧の「Ｌ」レベルで出力されるとき、ＭＯＳトランジスタ２１のドレインの電圧を接地電圧とさせないように、電圧ＶINTを分圧するために設けられている。
【００９９】
これにより、入力信号ＩＮが電圧ＶEXの「Ｈ」レベルとなり、内部端子ＴINが「Ｌ」レベル（接地電位）に低下したとしても、ＭＯＳトランジスタ２１のドレインの電圧は、ＭＯＳトランジスタ２２により分圧されているために接地電圧へ下がらない。
この結果、ＭＯＳトランジスタ２１のゲートとドレインとの間に印加される電圧は、ＭＯＳトランジスタ２１のゲート酸化膜の耐圧を満足させる値となる。
【０１００】
ＭＯＳトランジスタ２３は、ゲートがｎチャネル型のＭＯＳトランジスタ２４のソースへ接続され、ソースが接地されている。
微小電流電源６から電圧ＶRPの制御信号ＲＰが常時入力され、ＭＯＳトランジスタ３のゲートには、微小電流電源６から電圧ＶRNの制御信号ＲＮが常時入力されている。
ＭＯＳトランジスタ２４は、ゲートが点Ｓに接続され、ドレインが入力端子ＴINが接続されている。ここで、点Ｓは、ダイオード２０のカソードとＭＯＳトランジスタ２１のソースとの接続点である。点Ｇの電圧値は、電圧ＶINTである。
【０１０１】
キャパシタ２５は、入力端子ＴINと点Ｇとの間に介挿されている。ここで、点ＧはＭＯＳトランジスタ２３のゲートとＭＯＳトランジスタ２４のソースとの接続点である。
また、キャパシタ２５は、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移するとき、ＭＯＳトランジスタ２３のゲート電圧を上昇させるために用いられる。
【０１０２】
すなわち、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移するとき、ＭＯＳトランジスタ２４を介して、「Ｌ」レベルから「Ｈ」レベルへの入力信号ＩＮの変化がＭＯＳトランジスタ２３のゲートへ供給される。
しかしながら、ＭＯＳトランジスタ２３のゲート、すなわち点Ｇの電圧は、電圧「ＶINT−ＶTN」以上に上昇しない。ここで、「ＶTN」はＭＯＳトランジスタ２４のしきい値の電圧である。
【０１０３】
さらに、ＭＯＳトランジスタ２４のオン抵抗とＭＯＳトランジスタ２３のゲートの容量とによる時定数により、点Ｇの電圧の「Ｈ」レベルへの遷移に時間がかかり、ＭＯＳトランジスタ２３のオン状態におけるオン抵抗は十分低くならずに、出力信号ＯＵＴの電圧が接地電圧に低下するために要する時間が長くなり、入力信号ＩＮの変化が出力信号ＯＵＴに現れる遅延時間が増大する。
【０１０４】
このとき、キャパシタ２５は、入力端子ＴINに接続された一方の端子の電圧が、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移することにより上昇することで、点Ｇに接続された他方の端子の電圧も上昇し、ＭＯＳトランジスタ２３のゲートの電圧を上昇させる。
これにより、入力回路ＩＮ１は、ＭＯＳトランジスタ２３のオン抵抗を低下させることができ、出力信号ＯＵＴの「Ｈ」レベルから「Ｌ」レベルへの遷移を高速に行うことが可能である。
【０１０５】
さらに、キャパシタ２５は、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移するとき、ＭＯＳトランジスタ２３のゲート電圧を下降させるために用いられる。
すなわち、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移するとき、ＭＯＳトランジスタ２４を介して、「Ｈ」レベルから「Ｌ」レベルへの入力信号ＩＮの変化がＭＯＳトランジスタ２３のゲートへ供給される。
【０１０６】
しかしながら、ＭＯＳトランジスタ２３のゲート、すなわち点Ｇの電圧は、ＭＯＳトランジスタ２３を介して電荷が引き抜かれるため、ＭＯＳトランジスタ２４のオン抵抗とＭＯＳトランジスタ２３のゲートの容量とによる時定数により、点Ｇの電圧が接地電位まで低下するために時間がかかり、入力信号ＩＮの変化が出力信号ＯＵＴに現れる遅延時間が増大する。
【０１０７】
このとき、キャパシタ２５は、入力端子ＴINに接続された一方の端子の電圧が、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移することにより下降することで、点Ｇに接続された他方の端子の電圧も下降し、ＭＯＳトランジスタ２３のゲートの電圧を下降させる。
これにより、入力回路ＩＮ１は、ＭＯＳトランジスタ２３をオフ状態に高速に移行させることができ、出力信号ＯＵＴの「Ｌレベルから「Ｈ」レベルへの遷移を高速に行うことが可能である。
【０１０８】
ここで、キャパシタ２５の容量は、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移するとき、点Ｇの電圧を、ＭＯＳトランジスタ２３のゲート酸化膜の耐圧を超える電圧へ上昇させない値で、かつ、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移するとき、点Ｇの電圧を、ＭＯＳトランジスタ２３のゲート酸化膜の耐圧を超える電圧へ下降させない値に設定される。
【０１０９】
次に、図５及び図６を参照し、第３の実施形態の動作を説明する。図６は、図５の動作例を説明するタイミングチャートである。
この図６において、出力信号OUTが実線と破線との２つの線で示されているが、実線が図５に示す本発明の第３の実施形態による入力回路Ｉ１の動作を示した線であり、破線が図１０に示す従来例の入力回路の動作を示した線である。
時刻ｔ21において、外部回路からの入力信号ＩＮが、「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させると、ＭＯＳトランジスタ２４を介して点Ｇに電荷が供給されとともに、キャパシタ２５により点Ｇの電圧が引き上げられて、点Ｇの電圧は電圧「ＶINT−ＶTN」より上昇する。
これにより、ＭＯＳトランジスタ２３のオン抵抗が低下し、ＭＯＳトランジスタ２３に多くの電流が流れるため、出力信号ＯＵＴの電圧は高速に低下する。
【０１１０】
これにより、図１０における、ＭＯＳトランジスタ１１４のオン抵抗とＭＯＳトランジスタ１１３の寄生容量の容量値による時定数の遅れにより、点Ｐの電圧の上昇が遅いため、ＭＯＳトランジスタ１１３のオン抵抗が低下せず、出力信号ＯＵＴの電圧の低下が入力回路Ｉ１に比較して遅い。
時刻ｔ22において、入力回路Ｉ１は、出力信号ＯＵＴの電圧を接地電圧へ低下させているが、一方の図１０の入力回路は、点Ｐの電圧が上昇しないため、ＭＯＳトランジスタ１１３のオン抵抗が低下せず、出力信号ＯＵＴの電圧を接地電圧に低下させることが出来ない。
【０１１１】
次に、時刻ｔ23において、外部回路からの入力信号ＩＮが、「Ｈ」レベルから「Ｌ」レベルへの遷移を開始させると、ＭＯＳトランジスタ２４を介して点Ｇから電荷が引き抜かれるとともに、キャパシタ２５により点Ｇの電圧が引き下げられて、点Ｇの電圧は急速に接地電圧へ低下する。
このとき、「Ｈ」レベルから「Ｌ」レベルへの遷移のとき、点Ｇの電圧が線Ｇ(1)で示したように放電していない場合、点Ｇの電圧は、キャパシタ２５により、急速に電圧「ＶINT−ＶTN」へ下がり、その後、ＭＯＳトランジスタ２４がオン状態となることにより、入力信号ＩＮの電圧変化に追従する。
【０１１２】
また、「Ｈ」レベルから「Ｌ」レベルへの遷移のとき、点Ｇの電圧が線Ｇ(2)で示したように、点Ｐと同様な電圧まで低下している場合、このときすでにＭＯＳトランジスタ２４がオン状態にあるため、キャパシタ２５による電圧の低下はそれほど影響がないが、入力信号ＩＮの電圧が線Ｇ(2)で示す点Ｇの電圧以下に下がると、点Ｇの電圧は、キャパシタ２５により入力信号ＩＮの電圧の変化に追従して急速に低下させられる。
【０１１３】
これにより、ＭＯＳトランジスタ２３はオフ状態に移行し、ＭＯＳトランジスタ２３に電流が流れ無くなるため、出力信号ＯＵＴの電圧は急速に上昇する。
時刻ｔ24において、入力回路Ｉ１は、出力信号ＯＵＴの電圧を内部電源の電圧ＶINTへ上昇させているが、一方の図１０の入力回路は、点Ｐの電圧が低下しないため、ＭＯＳトランジスタ１１３がオフ状態へ移行せず、出力信号ＯＵＴの電圧を電圧ＶINTへ上昇させることが出来ない。
【０１１４】
上述したように、第３の実施形態の入力回路Ｉ１によれば、キャパシタ２５により、ＭＯＳトランジスタ２３のゲートの電圧を入力信号ＩＮの電圧変化に追従させることで、ＭＯＳトランジスタ２３のゲートに印加される電圧を入力信号に合わせて急速に変化させることができるため、ＭＯＳトランジスタ２３のオン／オフの動作を高速に行うことが可能となり、入力信号ＩＮの変化が出力信号ＯＵＴに反映される遅延時間を減少させ、入力信号ＩＮの電圧を変化させる処理の動作速度を向上させることができる。
【０１１５】
＜第４の実施形態＞
図７に示す第４の実施形態の入力回路Ｉ２が図５に示す第３の実施形態と異なるのは、入力端子ＴINと点Ｇとの間にダイオード２６が、キャパシタ２５と並列に介挿された点である。他の構成については、第３の実施形態と同様のため、説明を省略する。
【０１１６】
入力信号ＩＮの電圧が「Ｌ」レベルから「Ｈ」レベルへ（接地電圧から電圧ＶEXへ）遷移するとき、ダイオード２６により、点Ｇの電圧が電圧「ＶINT−Ｖf」まで上昇し、ＭＯＳトランジスタ２３のオン抵抗を低下させ、第３の実施形態の入力回路Ｉ１に比較して、高速に出力信号ＯＵＴの電圧を接地電圧に低下させる。ここで、「Ｖｆ」は、ダイオード２６の順方向に電流が流れた場合の降下電圧である。
また、ダイオード２６を、ｐ型拡散層とｎ型拡散層とのＰＮ接合で構成すると、同時に、ダイオード２６とキャパシタ２５とを１つの構成で、またはダイオード２６をキャパシタ２５の１部として形成することが可能である。
【０１１７】
次に、図７及び図８を参照し、第４の実施形態の動作を説明する。図８は、図７の動作例を説明するタイミングチャートである。
時刻ｔ31において、外部回路からの入力信号ＩＮが、「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させると、ＭＯＳトランジスタ２４を介して点Ｇに電荷が供給されとともに、キャパシタ２５により点Ｇの電圧が引き上げられ、さらにダイオード２６の順方向電流により、点Ｇの電圧は電圧「ＶINT−Ｖf」へ、急速に上昇する。
これにより、ＭＯＳトランジスタ２３のオン抵抗が低下し、ＭＯＳトランジスタ２３に多くの電流が流れるため、出力信号ＯＵＴの電圧は高速に低下する。
そして、時刻ｔ32において、入力回路Ｉ２は、出力信号ＯＵＴの電圧を接地電圧へ低下させている。
【０１１８】
次に、時刻ｔ33において、外部回路からの入力信号ＩＮが、「Ｈ」レベルから「Ｌ」レベルへの遷移を開始させると、ＭＯＳトランジスタ２４を介して点Ｇから電荷が引き抜かれるとともに、キャパシタ２５により点Ｇの電圧が引き下げられて、点Ｇの電圧は急速に接地電圧へ低下する。
このとき、「Ｈ」レベルから「Ｌ」レベルへの遷移のとき、点Ｇの電圧は、キャパシタ２５により、急速に電圧「ＶINT−ＶTN」へ下がり、その後、ＭＯＳトランジスタ２４がオン状態となることにより、入力信号ＩＮの電圧変化に追従して急速に低下させられる。
【０１１９】
これにより、ＭＯＳトランジスタ２３はオフ状態に移行し、ＭＯＳトランジスタ２３に電流が流れ無くなるため、出力信号ＯＵＴの電圧は急速に上昇する。
そして、時刻ｔ24において、入力回路Ｉ１は、出力信号ＯＵＴの電圧を内部電源の電圧ＶINTへ上昇させている。
【０１２０】
上述したように、第４の実施形態の入力回路Ｉ２によれば、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへの遷移において、第３の実施形態の効果に加え、ダイオード２６により点Ｇの電圧が電圧「ＶINT−Ｖf」へ上昇するため、オフの動作を高速に行うことが可能となり、入力信号ＩＮの変化が出力信号ＯＵＴに反映される遅延時間を減少させることができ、動作速度を向上させることができる。
【０１２１】
上述してきた第１の実施形態の出力回路Ｏ１，第２の実施形態の出力回路Ｏ２，第３の実施形態の入力回路Ｉ１及び第４の実施形態の入力回路Ｉ２の各々の出力回路及び入力回路を組み合わせて、図９の入力回路１０２と出力回路１０３に代えて用いることにより、ゲート酸化膜の膜厚が同一なＭＯＳトランジスタにより半導体集積回路装置を構成することが出来る。
また、入力回路１０２の出力する信号の電圧レベルと、内部回路が出力回路に出力する信号の電圧レベルとは、必ずしも一致したものである必要がない。
すなわち、内部回路は、入力回路１０２からの信号の電圧レベルを、昇圧または降圧し、出力回路１０３に出力する場合もある。
【０１２２】
この結果、入力回路及び出力回路のＭＯＳトランジスタの膜厚を、内部回路の膜厚と異なった厚さに作成する従来の構成の半導体集積回路装置に比べ、製造工程におけるプロセスの工程数を削減（４プロセス程度）でき、製造期間が短縮でき、かつ製造コストを削減でき、チップ価格を低下させることが可能となる。
【０１２３】
以上、本発明の一実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【０１２４】
【発明の効果】
本発明の出力回路によれば、制御信号，内部信号の変動を第１のキャパシタと第２のキャパシタにより、それぞれ、第１のＭＯＳトランジスタのゲート及び第２のＭＯＳトランジスタのゲートに伝達することにより、第１のＭＯＳトランジスタのゲートに入力される電圧と、第２のＭＯＳトランジスタのゲートに入力される電圧との外部信号に基づく変動（上昇及び下降）をキャンセルさせることで、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの動作を安定させ、内部信号の変化から外部信号の変化までの遅延時間を低減させ、動作速度を向上させることができる効果がある。
【０１２５】
また、本発明の入力回路によれば、第３のＭＯＳトランジスタ（ＭＯＳトランジスタ２３）のゲートの電圧を入力信号の電圧変化にキャパシタで追従させることにより、第３のＭＯＳトランジスタのオン／オフの動作を高速に行うことが可能となり、入力信号の変化が内部信号に反映される遅延時間を減少させることができ、動作速度を向上させることができる。
【０１２６】
さらに、本発明の出力回路及び入力回路を用いることにより、ゲート酸化膜の膜厚が同一なＭＯＳトランジスタにより半導体集積回路装置を構成することが出来き、入力回路及び出力回路のＭＯＳトランジスタの膜厚を、内部回路の膜厚と異なった厚さに作成する従来の構成の半導体集積回路装置に比べ、製造工程におけるプロセスの工程数を削減（４プロセス程度）でき、製造期間が短縮でき、かつ製造コストを削減できるため、チップ価格を低下させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態による出力回路の構成例を示すブロック図である。
【図２】 図１の出力回路の動作例を示すタイミングチャートである。
【図３】 本発明の第２の実施形態による出力回路の構成例を示すブロック図である。
【図４】 図３の出力回路の動作例を示すタイミングチャートである。
【図５】 本発明の第３の実施形態による入力回路の構成例を示すブロック図である。
【図６】 図５の入力回路の動作例を示すタイミングチャートである。
【図７】 本発明の第４の実施形態による入力回路の構成例を示すブロック図である。
【図８】 図７の入力回路の動作例を示すタイミングチャートである。
【図９】 従来の内部電圧を降下する降圧回路を有する半導体集積回路の構成を示す概念図である。
【図１０】 従来例による入力回路の構成を示すブロック図である。
【図１１】 従来例による出力回路の構成を示すブロック図である。
【符号の説明】
１，２，５ａ，５ｂ，２１，２２ ＭＯＳトランジスタ
３，４，５ｅ，５ｆ，２３，２４ ＭＯＳトランジスタ
５ レベルシフタ
５ｃ，５ｄ，２０，２６ ダイオード
５ｇ インバータ
６，１０ 微小電流電源
７，８，２５ キャパシタ
Ｄ1，Ｄ2 キャパシタ
Ｏ１，Ｏ２ 出力回路
Ｉ１，Ｉ２ 入力回路
【発明の属する技術分野】
本発明は、内部で使用する電圧を外部電圧から降圧して用いる内部降圧回路を有する半導体集積回路装置に係わるものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置の集積度を向上させ、１チップに多くの機能を搭載させるため、各ＭＯＳトランジスタの微細化が進んでいる。
また、プロセス装置の精度の向上のため、ＭＯＳトランジスタの構造の微細化は容易に行われる様になってきている。
【０００３】
しかしながら、ＭＯＳトランジスタの構造を微細化していくと、半導体集積回路を使用して構成する回路の電源電圧、すなわち、半導体集積回路の内部の回路からすると、外部電源の電圧が内部のＭＯＳトランジスタの劣化を引き起こすようになる。
これは、ＭＯＳトランジスタの微細化に合わせて、ＭＯＳトランジスタの動作電圧が変化（低下）しないため、ＭＯＳトランジスタの耐圧を超えてしまい、信頼性を低下させてしまうためである。
ここで、ＭＯＳトランジスタの動作電圧は、規格（ユーザの使用条件）で設定される値であり、ＭＯＳトランジスタの微細化と関係なく設定される。従って、ＭＯＳトランジスタが微細化されたことにより、このＭＯＳトランジスタを使用する半導体装置の規格が変わる、すなわち規格としての動作電圧が下がる訳ではない。
【０００４】
このため、図９に示す様に、半導体集積回路の内部に、内部降圧回路１００を設けて、外部電源の電圧ＶEX（例えば、3.3Ｖ）を、微細化したＭＯＳトランジスタの耐圧を満足させる内部電圧ＶINT（例えば、2.0Ｖ）に低下させて、内部回路１０１に供給させることが行われている。
これにより、半導体集積回路装置の動作において、消費電力を低下させることも可能である。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した半導体集積回路装置においては、入力回路１０２と出力回路１０３とを外部電源の電圧ＶEXに対応させる必要がある。
すなわち、入力回路１０２のｐチャネル型のＭＯＳトランジスタ１０４は、入力信号ＩＮの電圧が「Ｈ」レベルのとき、ドレイン及び基板とゲートとの間の耐圧が問題となり、入力信号ＩＮの電圧が「Ｌ」レベルのとき、ソースとゲートとの間の耐圧が問題となる。
【０００６】
また、入力回路１０２のｎチャネル型のＭＯＳトランジスタ１０５は、入力信号ＩＮの電圧が「Ｈ」レベルのとき、ソースとゲートとの耐圧が問題となり、入力信号ＩＮが「Ｌ」レベルのとき、ドレイン及び基板とゲートとの耐圧が問題となる。
【０００７】
同様に、出力回路１０３のｐチャネル型のＭＯＳトランジスタ１０６は、信号ＩＮＯが「Ｈ」レベルの場合、ドレイン及び基板とゲートとの間の耐圧が問題となり、信号ＩＮＯの電圧が「Ｌ」レベルのとき、ソースとゲートとの間の耐圧が問題となる。
【０００８】
また、入力回路１０３のｎチャネル型のＭＯＳトランジスタ１０７は、信号ＩＮＯの電圧が「Ｈ」レベルのとき、ソースとゲートとの耐圧が問題となり、信号ＩＮＯが「Ｌ」レベルのとき、ドレイン及び基板とゲートとの耐圧が問題となる。ここで、信号ＩＮＯは、レベルシフト回路１０８により、「Ｈ」レベルの電圧を、内部電圧ＶINTから外部電圧ＶEXへ変更している。
【０００９】
上述のように、入力回路１０２及び出力回路１０３は、外部回路との信号の入出力処理を行うため、外部電源の電圧ＶEXに対応している必要がある。
すなわち、外部電源の電圧ＶEXに耐える耐圧のゲートを有するＭＯＳトランジスタとするため、このＭＯＳトランジスタのゲートのゲート酸化膜の膜厚を、外部電源の電圧ＶEXに耐える厚さとする必要がある。
【００１０】
上述の構成により、外部電源の電圧に耐えるゲートを有する入力回路１０２及び出力回路１０３を有する半導体集積回路を構成することが可能である。
しかしながら、上記半導体集積回路のプロセスにおいて、内部回路１０１を構成する薄い膜厚（４ｎｍ程度）のゲート酸化膜のＭＯＳトランジスタと、入力回路１０２と出力回路１０３とを構成する厚い膜厚（９ｎｍ程度）のゲート酸化膜のＭＯＳトランジスタとの２種類のＭＯＳトランジスタを形成する必要がある。
【００１１】
このため、膜厚の異なるゲート酸化膜を２種類形成する必要があり、１種類のみの膜厚のゲート酸化膜を形成する製造プロセスに比較して、少なくとも４つのプロセスを余計に行わなければならなくなり、製造コストが増加してチップの価格が上昇してしまう欠点がある。
【００１２】
この欠点を解決するために、入力回路及び出力回路を構成するＭＯＳトランジスタのゲート酸化膜と、内部回路を構成するＭＯＳトランジスタのゲート酸化膜との膜厚を同一とすることが可能な回路構成が提案されている。
すなわち、図１０に示す入力回路は、降圧回路１１５により外部電圧ＶEXを内部電圧ＶINTへ低下させ入力回路に供給しており、これにより、入力信号ＩＮの電圧が「Ｌ」レベルのときのｐチャネル型のＭＯＳトランジスタ１１０のソースとゲートとの耐圧が満足される。
【００１３】
また、ゲートの接地されたｐチャネル型のトランジスタ１１２がＭＯＳトランジスタ１１０とｎチャネル型のＭＯＳトランジスタ１１３との間に介挿されているため、ＭＯＳトランジスタ１１０のドレインの電圧が分圧されて低下し、入力信号ＩＮの電圧が「Ｈ」レベルのとき、ＭＯＳトランジスタ１１０のドレインとゲートとの間の耐圧が満足される。
耐圧が満足されるとは、通常の使用状態において、ＭＯＳトランジスタのゲート酸化膜の耐圧以下の電圧のみが、ゲートとソース及びドレインとの間に印加されることを示している。
【００１４】
同様に、ｎチャネル型のＭＯＳトランジスタ１１３のゲートと入力端子１１６（外部のパッドに接続されている）との間には、ｎチャネル型のＭＯＳトランジスタ１１４が介挿されている。
このため、ＭＯＳトランジスタ１１３のゲートに印加される信号の電圧は、入力信号ＩＮが「Ｈ」レベルのとき、「Ｈ」レベルの電圧（外部電源の電圧ＶEX）がＭＯＳトランジスタ１１４のしきい値電圧ＶTNにより低下され、「ＶEX−ＶTN」となり緩和され、ＭＯＳトランジスタ１１３のゲートとソースとの耐圧を満足させる。
【００１５】
また、ＭＯＳトランジスタ１１３のゲートに印加される信号の電圧は、入力信号ＩＮが「Ｌ」レベルのとき、「Ｌ」レベルの電圧（接地電圧）がＭＯＳトランジスタ１１４のしきい値電圧ＶTPにより浮き、「ＶTP」となり緩和され、かつ、降圧回路１１５によりドレインへ印加される電圧が内部電圧ＶINTとに変換されているため、ＭＯＳトランジスタ１１３のゲートとドレインとの耐圧を満足させる。
【００１６】
次に、図１１に示す出力回路は、ｐチャネル型のＭＯＳトランジスタ１２０，ｐチャネル型のＭＯＳトランジスタ１２１，ｎチャネル型のＭＯＳトランジスタ１２２及びｎチャネル型のＭＯＳトランジスタ１２３が直列に接続され、構成されている。
ＭＯＳトランジスタ１２０は、ソースが外部電圧ＶEXの端子に接続され、ゲートにレベルシフタ１２５の出力する信号ＳＢが入力され、ドレインにＭＯＳトランジスタ１２１のソースが接続されている。
ＭＯＳトランジスタ１２１のゲートには、基準電源１２６から電圧ＶSPの制御信号ＳＰが常時入力され、ＭＯＳトランジスタ１２２のゲートには、基準電源１２６から電圧ＶSNの制御信号ＳＮが常時入力されている。
【００１７】
ここで、制御信号ＳＰの電圧ＶSPは、ＭＯＳトランジスタ１２０がオン状態のとき、ＭＯＳトランジスタ１２１のゲートとソース及びドレインとの間にかかる電圧を、ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ１２１がオン状態となる電圧である。
同様に、制御信号ＳＮの電圧ＶSNは、ＭＯＳトランジスタ１２３がオフ状態のとき、ＭＯＳトランジスタ１２２のゲートとドレイン及びソースとの間にかかる電圧を、ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ１２２がオン状態となる電圧である。
【００１８】
また、ＭＯＳトランジスタ１２０のゲートには、レベルシフタ１２５により、信号ＳＡの電圧が変換された信号ＳＢが入力される。ここで、レベルシフタ１２５は、内部回路からの内部電圧ＶINTである「Ｈ」レベルの信号ＳＡを、電圧ＶEXの「Ｈ」レベルへ変換して出力し、また内部回路からの接地電圧である「Ｌ」レベルの信号ＳＡを、電圧ＶLの「Ｌ」レベルへ変換して出力する。
この電圧ＶLは、ＭＯＳトランジスタ１２０のゲートとドレイン及びソースとの間にかかる電圧を、ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ１２０がオン状態となる電圧である。
【００１９】
これにより、ＭＯＳトランジスタ１２１とＭＯＳトランジスタ１２２とが常時オン状態であり、信号ＳＡが「Ｈ」レベルで入力されると、信号ＳＢが「Ｈ」レベルとなることでＭＯＳトランジスタ１２０がオフ状態となり、信号ＳＡが内部電圧ＶINTである「Ｈ」レベルとなることでＭＯＳトランジスタ１２３がオン状態となり、出力回路は電圧が接地レベルである「Ｌ」レベルの出力信号ＯＵＴを出力する。
【００２０】
一方、ＭＯＳトランジスタ１２１とＭＯＳトランジスタ１２２とが常時オン状態であり、信号ＳＡが「Ｌ」レベルで入力されると、信号ＳＢが電圧ＶLとなることでＭＯＳトランジスタ１２０がオン状態となり、信号ＳＡが「Ｌ」レベルとなることでＭＯＳトランジスタ１２３がオフ状態となり、出力回路は電圧が外部電圧ＶEXである「Ｈ」レベルの出力信号ＯＵＴを出力する。
【００２１】
しかしながら、上述した入力回路には、ＭＯＳトランジスタ１１３のゲートと入力端子１１６との間に、外部からの入力信号ＩＮの電圧ＶEXを緩和させるＭＯＳトランジスタ１１４を介挿したため、ＭＯＳトランジスタ１１３のゲートに印可される信号の立ち上がり及び立ち下がりが鈍り、かつ、ＭＯＳトランジスタ１１４のしきい値電圧により、ＭＯＳトランジスタ１１３のゲートに印可される信号の電圧が「ＶINT−ＶTN」へ下がり、内部回路への信号ＩＮＳが遅延されて半導体回路装置の動作速度が低下するという問題がある。
【００２２】
すなわち、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへの立ち上がり、及び「Ｈ」レベルから「Ｌ」レベルへの立ち下がりが、ＭＯＳトランジスタ１１４の抵抗成分と、ＭＯＳトランジスタ１１３のゲート容量とで決まる時定数により、ＭＯＳトランジスタ１１３のゲートに入力される信号の信号レベルの変化が遅延される。
【００２３】
次に、上述の出力回路には、出力信号ＯＵＴの電圧レベルが「Ｌ」レベルから「Ｈ」レベルへ遷移する場合、ＭＯＳトランジスタ１２１のドレイン及びソースの電圧が急激に上昇することにより、ＭＯＳトランジスタ１２１におけるゲートとソースとの寄生容量により、ゲートの電位がドレイン及びソースの電圧上昇の変動に伴って制御信号ＳＰの電圧ＶSPが上昇し、ＭＯＳトランジスタ１２１がオフ状態となり、出力信号ＯＵＴの「Ｌ」レベルから「Ｈ」への立ち上がりが遅延されるという問題がある。
このゲートとソースとの寄生容量は、ＭＯＳトランジスタにおいて、ソース及びゲート電極のオーバーラップ部分の容量成分と、ソース及びゲート電極側面の間の容量成分とを指している。
【００２４】
また、上述の出力回路には、出力信号ＯＵＴの電圧レベルが「Ｈ」レベルから「Ｌ」レベルへ遷移する場合、ＭＯＳトランジスタ１２２のドレイン電圧が下降することにより、ＭＯＳトランジスタ１２２におけるゲートとドレインとの寄生容量により制御信号ＳＮの電圧ＶSNが低下し、ＭＯＳトランジスタ１２２がオフ状態となり、出力信号ＯＵＴの「Ｈ」レベルから「Ｌ」への立ち上がりが遅延されるという問題がある。
【００２５】
さらに、上述の出力回路における電圧ＶSP及び電圧ＶSNの変動を防止するため、基準電源１２６における制御信号ＳＰ及び制御信号ＳＮの駆動能力を増加させることが考えられるが、この方法には、基準電源１２６の消費電力を大幅に増加させてしまうという欠点がある。
【００２６】
本発明はこのような背景の下になされたもので、製造工程のプロセスの数を増加させず、入力信号及び出力信号における信号遅延を無くし、かつ入力回路及び出力回路の信頼性が向上された内部降圧の半導体回路装置を提供する。
【００２７】
【課題を解決するための手段】
請求項１に記載の発明は、第１の電圧を降圧した第２の電圧レベルを有する内部信号を、前記第１の電圧レベルに変換して出力端子から出力する出力回路であって、前記内部信号の電圧レベルを前記第１の電圧レベルに変換して第１の信号として出力するレベル変換手段と、各ドレインが前記出力端子に接続され各ゲートに所定の電圧の制御信号が入力された第１および第２のＭＯＳトランジスタと、前記第１の電圧の電源と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記第１の信号が入力された第３のＭＯＳトランジスタと、接地と前記第２のＭＯＳトランジスタのソースとの間に接続されゲートに前記内部信号が入力された第４のＭＯＳトランジスタとを具備し、前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとを第１のキャパシタを介して接続し、前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとを第２のキャパシタを介して接続することにより、前記制御信号のレベル変動を抑制したことを特徴とする。
【００２８】
請求項２に記載の発明は、出力回路において、第１の電圧を降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、内部回路の第２の電圧レベルの内部信号を、前記第１の電圧のレベルの外部信号に変換して出力端子から出力する出力回路において、前記出力端子に各々ドレインが接続され、各々のゲートに所定の電圧の制御信号が入力された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、前記第１の電圧の電源にソースが接続され、前記第１のＭＯＳトランジスタのソースにドレインが接続された第３のＭＯＳトランジスタと、ソースが接地され、前記第２のＭＯＳトランジスタのソースにドレインが接続され、かつゲートに前記内部信号が入力される第４のＭＯＳトランジスタと、前記内部信号の電圧をレベル変換して、この変換後の内部信号を第３のＭＯＳトランジスタのゲートへ出力するレベル変換手段と、前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとの間に介挿された第１のキャパシタと、前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとの間に介挿された第２のキャパシタとを具備することを特徴とする。
【００２９】
請求項３に記載の発明は、請求項１または請求項２に記載の出力回路において、前記第１のキャパシタの容量値が、前記第１のＭＯＳトランジスタのゲートとドレインとの寄生容量の容量値に合わせて設定され、前記第２のキャパシタの容量値が、前記第２のＭＯＳトランジスタのゲートとドレインとの寄生容量の容量値に合わせて設定されることを特徴とする。
【００３０】
請求項４に記載の発明は、請求項１から請求項３のいずれかに記載の出力回路において、前記レベル変換手段が、内部信号が接地電圧である場合、前記制御信号を前記第１の電圧として出力し、内部信号が第２の電圧である場合、前記制御信号を、第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧以下となる電圧として出力することを特徴とする。
【００３１】
請求項５に記載の発明は、第１の電圧を降圧した第２の電圧レベルを有する内部信号を、前記第１の電圧レベルに変換して出力端子から出力する出力回路であって、前記内部信号の電圧レベルを前記第１の電圧レベルに変換して第１の信号として出力するレベル変換手段と、各ドレインが前記出力端子に接続され各ゲートに所定の電圧の制御信号が入力された第１および第２のＭＯＳトランジスタと、前記第１の電圧の電源と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記第１の信号が入力された第３のＭＯＳトランジスタと、接地と前記第２のＭＯＳトランジスタのソースとの間に接続されゲートに前記内部信号が入力された第４のＭＯＳトランジスタとを具備し、前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとを第１のダイオードを介して接続し、前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとを第２のダイオードを介して接続することにより、前記制御信号のレベル変動を抑制したことを特徴とする。
【００３２】
請求項６に記載の発明は、出力回路において、第１の電圧を降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、前記内部回路の前記第２の電圧レベルの内部信号を、前記第１の電圧のレベルの外部信号に変換して出力端子から出力する出力回路において、前記出力端子に各々ドレインが接続され、各々のゲートに所定の電圧の制御信号が入力された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、前記第１の電圧の電源にソースが接続され、前記第１のＭＯＳトランジスタのソースにドレインが接続された第３のＭＯＳトランジスタと、ソースが接地され、前記第２のＭＯＳトランジスタのソースにドレインが接続され、かつゲートに前記内部信号が入力される第４のＭＯＳトランジスタと、前記内部信号の電圧をレベル変換して第３のＭＯＳトランジスタのゲートへ出力するレベル変換手段と、前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとの間に介挿された第１のダイオードと、前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとの間に介挿された第２のダイオードとを具備することを特徴とする。
【００３３】
請求項７に記載の発明は、請求項５または請求項６に記載の出力回路において、直列に介挿される前記第１のダイオードの数が、前記第３のトランジスタのゲートと前記第１のトランジスタのゲートとの間の電位差に合わせて設定され、前記第２のダイオードの数が、前記第２のトランジスタのゲートと前記第４のトランジスタのゲートとの間の電位差に合わせて設定されることを特徴とする。
【００３４】
請求項８に記載の発明は、請求項５から請求項７のいずれかに記載の出力回路において、前記レベル変換手段が、内部信号が接地電圧である場合、前記制御信号を前記第１の電圧として出力し、内部信号が第２の電圧である場合、前記制御信号を、第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧以下となる電圧として出力することを特徴とする。
【００３５】
請求項９に記載の発明は、第１の電圧のレベルを有する外部信号を第２の電圧レベルに降圧し、前記第２の電圧のレベルで駆動される内部回路の入力端子に入力する入力回路であって、前記内部回路の入力端子にドレインが接続されゲートが接地された第１のＭＯＳトランジスタと、前記第２の電圧を出力する第１の端子と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記外部信号を入力された第２のＭＯＳトランジスタと、前記内部回路の入力端子と接地との間に接続された第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのゲートと前記外部入力信号の入力される端子との間に接続され、前記第１の端子にゲートが接続された第４のＭＯＳトランジスタとを具備し、前記外部入力信号の入力される端子と前記第３のＭＯＳトランジスタのゲートとをキャパシタを介して接続することにより、前記第３のＭＯＳトランジスタのゲート入力の電圧変動を抑制したことを特徴とする。
【００３６】
請求項１０に記載の発明は、第１の電圧を第１の降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、前記第１の電圧のレベルの外部信号を、前記第２の電圧のレベルの内部信号に変換して前記内部回路の入力端子へ入力する、請求項１に記載の入力回路において、第２の降圧回路の前記第２の電圧のレベルを出力する第１の端子にソースが接続され、ゲートに前記入力端子が接続された第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタのドレインにソースが接続され、ゲートが接地された第２のＭＯＳトランジスタと、この第２のＭＯＳトランジスタのドレインにドレインが接続され、ソースが接地された第３のＭＯＳトランジスタと、この第３のＭＯＳトランジスタのゲートとソースが接続され、ゲートに前記第２の電圧が印加され、ドレインが入力端子に接続された第４のトランジスタと、前記第３のＭＯＳトランジスタのゲートと前記入力端子との間に介挿されたキャパシタとを具備することを特徴とする。
【００３７】
請求項１１に記載の発明は、請求項９または請求項１０に記載の入力回路において、前記第３のＭＯＳトランジスタのゲートと前記入力端子との間に、前記キャパシタと並列に介挿されたダイオードを具備することを特徴とする。
【００３８】
請求項１２に記載の発明は、請求項９から請求項１１のいずれかに記載の入力回路において、前記第１の電圧の電源と前記第１の端子とがダイオードを介して接続されていることを特徴とする。
【００３９】
請求項１３に記載の発明は、請求項９から請求項１２のいずれかに記載の入力回路において、前記入力端子が第１の電圧に上昇した場合に、前記第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧を超えない値に、前記キャパシタの容量が設定されていることを特徴とする。
【００４０】
請求項１４に記載の発明は、半導体集積回路装置において、前記第１の電圧が降圧回路により降圧された前記第２の電圧により内部回路が駆動され、請求項１から請求項８までの何れかに記載の出力回路と、請求項９から請求項１３のいずれかに記載の入力回路とを具備することを特徴とする。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。
＜第１の実施形態＞
図１は本発明の第１の実施形態による出力回路の構成を示すブロック図である。この出力回路Ｏ１は、図９に示す半導体集積回路における出力回路１０３の代わりに用いられる。この半導体集積回路には、外部端子により外部電源の電圧ＶEXが供給され、内部降圧回路１００により、この電圧ＶEXを内部回路に供給する内部電圧ＶINTに変換して、内部回路１０１に駆動電圧として供給している。
【００４２】
この図１において、出力回路Ｏ１は、ｐチャネル型のＭＯＳトランジスタ１，ｐチャネル型のＭＯＳトランジスタ２，ｎチャネル型のＭＯＳトランジスタ３及びｎチャネル型のＭＯＳトランジスタ４が直列に接続され、構成されている。これらのＭＯＳトランジスタのゲート酸化膜は、内部回路１０１を構成しているＭＯＳトランジスタのゲート酸化膜と同一の厚さで形成されている。
【００４３】
すなわち、内部回路１０１のＭＯＳトランジスタは、微細化のスケーリング測に対応した厚さのゲート酸化膜により形成されている。そして、内部降圧回路１００は、この内部回路１０１のＭＯＳトランジスタのゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外部電圧ＶEXを降圧させている。
ＭＯＳトランジスタ１は、ソースが電圧ＶEXの外部電源の端子に接続され、ゲートにレベルシフタ５の出力する信号ＳＢが入力され、ドレインにＭＯＳトランジスタ２のソースが接続されている。
【００４４】
ＭＯＳトランジスタ２は、ドレインがＭＯＳトランジスタ３のドレインと接続されている。このＭＯＳトランジスタ２のドレインとＭＯＳトランジスタ３のドレインとの接続点が外部端子ＴＯに接続されている。そして、出力回路Ｏ１は、内部信号ＳＡの電圧を変換し、外部端子ＴＯから信号ＤOUTとして出力する。
ＭＯＳトランジスタ２のゲートには、微小電流電源６から電圧ＶRPの制御信号ＲＰが常時入力され、ＭＯＳトランジスタ３のゲートには、微小電流電源６から電圧ＶRNの制御信号ＲＮが常時入力されている。
ＭＯＳトランジスタ４は、ドレインがＭＯＳトランジスタ３のソースと接続され、ゲートに信号ＳＡが入力され、ソースが接地されている。
【００４５】
ここで、制御信号ＲＰの電圧ＶRPは、ＭＯＳトランジスタ１がオン状態のとき、ＭＯＳトランジスタ２のゲートとソース及びドレインとの間にかかる電圧を、ＭＯＳトランジスタ２のゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ２がオン状態となる電圧である。
この耐圧とは、ゲート酸化膜の膜厚に応じて決定される、ゲート酸化膜の信頼性を保持するために許容される上限の電圧を意味している。
同様に、制御信号ＲＮの電圧ＶRNは、ＭＯＳトランジスタ４がオフ状態のとき、ＭＯＳトランジスタ３のゲートとドレイン及びソースとの間にかかる電圧を、ＭＯＳトランジスタ３のゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ３がオン状態となる電圧である。
【００４６】
レベルシフタ５は、直列に接続されたｐチャネル型のＭＯＳトランジスタ５ａ，ダイオード５ｃ及びｎチャネル型のＭＯＳトランジスタ５ｅと、同様に、直列に接続されたｐチャネル型のＭＯＳトランジスタ５ｂ，ダイオード５ｄ及びｎチャネル型のＭＯＳトランジスタ５ｆと、信号ＳＡのレベルを反転させるインバータ５ｇとから構成されている。
【００４７】
すなわち、ＭＯＳトランジスタ５ａは、ソースが電圧ＶEXの外部電源の端子に接続され、ゲートがＭＯＳトランジスタ５ｂのドレインへ接続され、ソースがダイオード５ｃのアノードへ接続されている。
ダイオード５ｃは、信号ＳＢの「Ｌ」レベルを電圧ＶLとするために介挿されており、カソードがＭＯＳトランジスタ５ｅのドレインへ接続されている。
ＭＯＳトランジスタ５ｅは、ゲートがインバータ５ｇの出力端子へ接続されているため、ゲートに信号ＳＡのレベルが反転された信号が入力され、ソースが接地されている。
【００４８】
ＭＯＳトランジスタ５ｂは、ソースが電圧ＶEXの外部電源の端子に接続され、ゲートがＭＯＳトランジスタ５ａのドレインへ接続され、ソースがダイオード５ｄのアノードへ接続されている。
ダイオード５ｄは、信号ＳＣの「Ｌ」レベルを電圧ＶLとするために介挿されており、カソードがＭＯＳトランジスタ５ｆのドレインへ接続されている。
ＭＯＳトランジスタ５ｆは、ゲートに信号ＳＡが入力され、ソースが接地されている。
【００４９】
上述の構成により、レベルシフタ５は、内部回路１０１からの内部電圧ＶINTである「Ｈ」レベルの信号ＳＡを、電圧ＶEXの「Ｈ」レベルの信号ＳＢへ変換して出力する。
すなわち、信号ＳＡが「Ｈ」レベルとなることにより、ＭＯＳトランジスタ５ｆがオン状態となり、信号ＳＣが電圧ＶLとなり、ＭＯＳトランジスタ５ａがオン状態となり、ＭＯＳトランジスタ５ｅがオフ状態となる。
そして、信号ＳＢが電圧ＶEXの「Ｈ」レベルとなり、ＭＯＳトランジスタ５ｂがオフ状態となる。
これにより、レベルシフタ５は、信号ＳＢを電圧ＶEXの「Ｈ」レベルとして出力する。
【００５０】
また、レベルシフタ５は、内部回路１０１からの接地電圧である「Ｌ」レベルの信号ＳＡを、電圧ＶLの「Ｌ」レベルの信号ＳＢへ変換して出力する。
すなわち、信号ＳＡが「Ｌ」レベルとなることにより、ＭＯＳトランジスタ５ｆがオフ状態となり、ＭＯＳトランジスタ５ｅがオン状態となることにより、信号ＳＢが電圧ＶLとなり、ＭＯＳトランジスタ５ｂがオン状態となる。
そして、信号ＳＣが電圧ＶEXの「Ｈ」レベルとなり、ＭＯＳトランジスタ５ａがオフ状態となる。
これにより、レベルシフタ５は、信号ＳＢを電圧ＶLの「Ｌ」レベルとして出力する。
【００５１】
この電圧ＶLは、ＭＯＳトランジスタ１のゲートとドレイン及びソースとの間にかかる電圧を、ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ１がオン状態となる電圧である。
これにより、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが常時オン状態であり、信号ＳＡが「Ｌ」レベルで入力されることにより、ＭＯＳトランジスタ４がオフ状態となり、かつ、信号ＳＢが電圧ＶLで入力されることにより、ＭＯＳトランジスタ１がオン状態となり、出力回路Ｏ１は、信号ＳＡが「Ｌ」レベルとなることで外部電源の電圧ＶEXである「Ｈ」レベルの出力信号ＯＵＴを出力する。
【００５２】
一方、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが常時オン状態であり、信号ＳＡが内部電源の電圧ＶINTである「Ｈ」レベルで入力されると、信号ＳＢが外部電源の電圧ＶEXである「Ｈ」レベルとなり、ＭＯＳトランジスタ１がオフ状態となり、かつ、信号ＳＡが「Ｈ」レベルで入力されることにより、ＭＯＳトランジスタ４がオン状態となり、出力回路Ｏ１は、電圧が接地レベルである「Ｌ」レベルの出力信号ＯＵＴを出力する。
【００５３】
キャパシタＣpは、ＭＯＳトランジスタ１のゲートと、ＭＯＳトランジスタ２のゲートとの間に介挿されている。
また、キャパシタＣpは、出力信号ＤOUTの電圧が「Ｌ」レベルから「Ｈ」レベルに遷移するとき、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量により、出力信号ＤOUTが上昇する変動に伴ってＭＯＳトランジスタ２のゲートに印加される電圧ＶRPが上昇する効果を、信号ＳＢが「Ｌ」レベルに遷移するときの電位の下降の変動に伴って、ゲートに印加される電圧ＶRPを下降させる効果によりキャンセルすることにより、電圧ＶRPの変動を抑える。
【００５４】
キャパシタＣnは、ＭＯＳトランジスタ３のゲートと、ＭＯＳトランジスタ４のゲートとの間に介挿されている。
また、キャパシタＣnは、出力信号ＤOUTの電圧が「Ｈ」レベルから「Ｌ」レベルに遷移するとき、ＭＯＳトランジスタ３のゲートとドレインとの寄生容量により、出力信号ＤOUTが下降する変動に伴ってＭＯＳトランジスタ３のゲートに印加される電圧ＶRNが下降する効果を、信号ＳＡが「Ｈ」レベルに遷移するときの電位の上昇の変動に伴って、ゲートに印加される電圧ＶRNを上昇させる効果によりキャンセルすることにより、電圧ＶRNの変動を抑える。
【００５５】
このとき、キャパシタＣpの容量値は、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量の容量値に合わせて作成されており、キャパシタＣnの容量値は、ＭＯＳトランジスタ３のゲートとドレインとの寄生容量の容量値に合わせて作成されている。
また、このキャパシタＣp及びキャパシタＣnは、それぞれ対応するＭＯＳトランジスタ２及びＭＯＳトランジスタ３と特性を合わせ込むため、各々同様の形状のＭＯＳトランジスタを用いて形成する。
【００５６】
次に、図１及び図２を参照し、一実施形態の動作を説明する。図２は、図１の動作例を説明するタイミングチャートである。
時刻ｔ1において、内部回路１０１が信号ＳＡを「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させると、信号ＳＡの電圧の上昇に伴い、信号ＳＢの電圧が電圧ＶLから上昇を開始する。
そして、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に上昇するため、ＭＯＳトランジスタ４がオン状態に移行し、ＭＯＳトランジスタ１がオフ状態に移行する過程において、出力信号ＤOUTの電圧レベルが電圧ＶEXから徐々に下降していく。
【００５７】
この図２において、出力信号ＤOUTが実線と破線との２つの線で示されているが、実線が図１に示す本発明の第１の実施形態による出力回路Ｏ１の動作を示した線であり、破線が図１１に示す従来例の出力回路の動作を示した線である。
図２から判るように、従来例の出力回路において、ＭＯＳトランジスタ３のソース及びドレイン電圧が変化するのに伴い、ＭＯＳトランジスタ３のドレイン電圧が低下すると、ＭＯＳトランジスタ３のドレインとゲートとの間の寄生容量によって制御信号ＳＮの電圧ＶSNが低下している。
また、従来例の出力回路において、ＭＯＳトランジスタ２のソース及びドレイン電圧が変化するのに伴い、ＭＯＳトランジスタ２のドレイン電圧が低下すると、ＭＯＳトランジスタ２のドレインとゲートとの寄生容量によって、制御信号ＳＰの電圧ＶSPが低下している。
【００５８】
そして、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが低下することにより、ＭＯＳトランジスタ３のオン抵抗が増加し、ＭＯＳトランジスタ２のオン抵抗が減少するため、出力信号ＤOUTの電圧が低下する速度が遅く、すなわち、信号ＳＡが「Ｌ」レベルから「Ｈ」レベルへの遷移から、出力信号ＤOUTの「Ｈ」レベルから「Ｌ」レベルへの変化の遅延（ディレイ）が増加する。
【００５９】
一方、第１の実施形態による出力回路Ｏ１において、キャパシタＣpの一端に入力される信号ＳＡの電圧が上昇するのに伴い、他端に接続されている配線の信号ＲＰの電圧ＶRPを上昇させようとする。
このため、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の下降により、ＭＯＳトランジスタ２のソース及びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ２の寄生容量の一端であるドレインの電圧の低下に伴う、この寄生容量の他端であるゲートに印加されている制御信号ＲＰの電圧ＶRPの低下を、上述のキャパシタＣpの電圧ＶRPを上昇させようとする効果によりキャンセルすることができる。
【００６０】
同様に、第１の実施形態による出力回路Ｏ１において、キャパシタＣnの一端に入力される信号ＳＢの電圧が上昇するのに伴い、他端に接続されている配線の信号ＲＮの電圧ＶRNを上昇させようとする。
このため、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の下降により、ＭＯＳトランジスタ３のソース及びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ３の寄生容量の一端であるドレインの電圧の低下に伴う、この寄生容量の他端であるゲートに印加されている制御信号ＲＮの電圧ＶRNの低下を、上述のキャパシタＣnの電圧ＶRNを上昇させようとする効果によりキャンセルすることができる。
【００６１】
次に、時刻ｔ2において、第１の実施形態による出力回路Ｏ１による出力信号ＤOUTは接地電位まで低下する。
一方、従来の出力回路による出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが低下することにより、ＭＯＳトランジスタ３のオン抵抗が増加し、ＭＯＳトランジスタ２のオン抵抗が減少しているため、出力信号ＤOUTの「Ｈ」レベルから「Ｌ」レベルへの遷移における遅延時間が長くなり、出力信号ＤOUTの電圧は、接地電位まで低下していない。
【００６２】
このように、キャパシタＣp及びキャパシタＣnにより、信号ＳＢ及び信号ＳＡの電圧上昇の変動を、各々制御信号ＲＰの配線及び制御信号ＲＮの配線へ伝達することにより、制御信号ＲＰの電圧ＶRP，制御信号ＲＮの電圧ＶRNの出力ＤOUTの変動に基づく低下を、キャンセルまたは逆に上昇させることで、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
【００６３】
ここで、制御信号ＲＰの電圧ＶRP，制御信号ＲＮの電圧ＶRNが所定の電圧の値よりも上昇した場合でも、ＭＯＳトランジスタＭ２のオン抵抗が増加し、ＭＯＳトランジスタ３のオン抵抗が減少するため、出力信号ＤOUTの電圧を接地電位に低下させるためには、出力信号ＤOUTの電圧の低下する効率が上昇するので都合が良くなる。
【００６４】
次に、時刻ｔ3において、内部回路１０１が信号ＳＡを「Ｈ」レベルから「Ｌ」レベルへの遷移を開始させると、信号ＳＡの電圧の下降に伴い、信号ＳＢの電圧が電圧ＶEXから下降を開始する。
そして、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に下降するため、ＭＯＳトランジスタ４がオフ状態に移行し、ＭＯＳトランジスタ１がオン状態に移行する過程において、出力信号ＤOUTの電圧レベルが接地電位から徐々に上昇していく。
【００６５】
図２から判るように、従来例の出力回路において、ＭＯＳトランジスタ３のソース及びドレイン電圧が変化するのに伴い、ＭＯＳトランジスタ３のドレイン電圧が上昇すると、ＭＯＳトランジスタ３のドレインとゲートとの間の寄生容量によって、ゲートに印加される制御信号ＲＮの電圧ＶRNが上昇している。
また、従来例の出力回路において、ＭＯＳトランジスタ２のソース及びドレイン電圧が変化するのに伴い、ＭＯＳトランジスタ２のドレイン電圧が上昇すると、ＭＯＳトランジスタ２のドレインとゲートとの間の寄生容量によって、ＭＯＳトランジスタ２のゲートに印加されている制御信号ＲＰの電圧ＶRPが上昇している。
【００６６】
そして、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが上昇することにより、ＭＯＳトランジスタ３のオン抵抗が減少し、ＭＯＳトランジスタ２のオン抵抗が増加するため、出力信号ＤOUTの電圧が上昇する速度が遅く、すなわち、信号ＳＡが「Ｈ」レベルから「Ｌ」レベルへの遷移から、出力信号ＤOUTの「Ｌ」レベルから「Ｈ」レベルへの変化の遅延（ディレイ）が増加する。
【００６７】
一方、第１の実施形態による出力回路Ｏ１において、キャパシタＣpの一端に入力される信号ＳＡの電圧が下降するのに伴い、他端に接続されている配線の信号ＲＰの電圧ＶRPを下降させようとする。
このため、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の上昇により、ＭＯＳトランジスタ２のソース及びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ２のドレイン電圧の上昇に伴う、ＭＯＳトランジスタ２のドレインとゲートとの間の寄生容量によって、ゲートに印加されている制御信号ＲＰの電圧ＶRPの上昇を、上述のキャパシタＣpの電圧ＶRPを下降させようとする効果によりキャンセルすることができる。
【００６８】
同様に、第１の実施形態による出力回路Ｏ１において、キャパシタＣnの一端に入力される信号ＳＢの電圧が下降するのに伴い、他端に接続されている配線の信号ＲＮの電圧ＶRNを下降させようとする。
このため、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の上昇により、ＭＯＳトランジスタ３のソース及びドレイン電圧の上昇、すなわち、ＭＯＳトランジスタ３のドレイン電圧の上昇に伴う、ＭＯＳトランジスタ３のドレインとゲートとの間の寄生容量によって、ゲートに印加されている制御信号ＲＮの電圧ＶRNの上昇を、上述のキャパシタＣnの電圧ＶRNを下降させようとする効果によりキャンセルすることができる。
【００６９】
次に、時刻ｔ4において、第１の実施形態による出力回路Ｏ１による出力信号ＤOUTは外部電源の電圧ＶEXまで上昇する。
一方、従来の出力回路による出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが上昇することにより、ＭＯＳトランジスタ３のオン抵抗が減少し、ＭＯＳトランジスタ２のオン抵抗が増加しているため、出力信号ＤOUTの「Ｌ」レベルから「Ｈ」レベルへの遷移における遅延時間が長くなり、出力信号ＤOUTの電圧は、電圧ＶEXまで上昇していない。
【００７０】
このように、キャパシタＣp及びキャパシタＣnにより、信号ＳＢ及び信号ＳＡＡの電圧低下の変動を、各々制御信号ＲＰの配線及び制御信号ＲＮの配線へ伝達することにより、制御信号ＲＰの電圧ＶRP，制御信号ＲＮの電圧ＶRNの出力信号ＤOUTの変動に基づく上昇を、キャンセルまたは逆に低下させることで、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
【００７１】
ここで、制御信号ＲＰの電圧ＶRP，制御信号ＲＮの電圧ＶRNが所定の電圧の値よりも低下した場合でも、ＭＯＳトランジスタＭ２のオン抵抗が減少し、ＭＯＳトランジスタ３のオン抵抗が増加するため、出力信号ＤOUTの電圧を電圧ＶEXへ上昇させるためには、出力信号ＤOUTの電圧の上昇する効率が向上するので都合が良くなる。
【００７２】
また、第１の実施形態による出力回路Ｏ１は、制御信号ＲＰ及び制御信号ＲＮの電圧の変動を、キャパシタＣp及びキャパシタＣnにより防止しているため、特に、微小電流電源６の制御信号ＲＰ及び制御信号ＲＮを出力する電流容量を増加させる必要が無く、各々の電圧ＶRP，電圧ＶRNの電圧レベルを所定の範囲に保持するのに必要な電流のみで済むために、消費電流を減少させる事が可能である。
【００７３】
＜第２の実施形態＞
図３は本発明の第２の実施形態による出力回路の構成を示すブロック図である。この出力回路Ｏ２は、図９に示す半導体集積回路における出力回路１０３の代わりに用いられる。この半導体集積回路には、外部端子により外部電源の電圧ＶEXが供給され、内部降圧回路１００により、この電圧ＶEXを内部回路に供給する内部電圧ＶINTに変換して、内部回路１０１に駆動電圧として供給している。
図２において、従来例及び第１の実施形態と同様な構成には、同一の符号を付し、説明を省略する。
【００７４】
この図３において、出力回路Ｏ２は、ｐチャネル型のＭＯＳトランジスタ１，ｐチャネル型のＭＯＳトランジスタ２，ｎチャネル型のＭＯＳトランジスタ３及びｎチャネル型のＭＯＳトランジスタ４が直列に接続され、構成されている。これらのＭＯＳトランジスタのゲート酸化膜は、内部回路１０１を構成しているＭＯＳトランジスタのゲート酸化膜と同一の厚さで形成されている。
【００７５】
すなわち、内部回路１０１のＭＯＳトランジスタは、微細化のスケーリング測に対応した厚さのゲート酸化膜により形成されている。そして、内部降圧回路１００は、この内部回路１０１のＭＯＳトランジスタのゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外部電圧ＶEXを降圧させている。
ＭＯＳトランジスタ１は、ソースが電圧ＶEXの外部電源の端子に接続され、ゲートにレベルシフタ５の出力する信号ＳＢが入力され、ドレインにＭＯＳトランジスタ２のソースが接続されている。
【００７６】
ＭＯＳトランジスタ２は、ドレインがＭＯＳトランジスタ３のドレインと接続されている。このＭＯＳトランジスタ２のドレインとＭＯＳトランジスタ３のドレインとの接続点が外部端子ＴＯに接続されている。そして、出力回路Ｏ２は、内部信号ＳＡの電圧を変換し、外部端子ＴＯから信号ＤOUTとして出力する。
ＭＯＳトランジスタ２のゲート及びＭＯＳトランジスタ３のゲートには、微小電流電源１０から電圧ＶRRの制御信号ＲＲが常時入力されている。
ＭＯＳトランジスタ４は、ドレインがＭＯＳトランジスタ３のソースと接続され、ゲートに信号ＳＡが入力され、ソースが接地されている。
【００７７】
ここで、制御信号ＲＲの電圧ＶRRは、ＭＯＳトランジスタ１がオン状態のとき、ＭＯＳトランジスタ２のゲートとソース及びドレインとの間にかかる電圧を、ＭＯＳトランジスタ２のゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ２がオン状態となる電圧である。
この耐圧とは、ゲート酸化膜の膜厚に応じて決定される、ゲート酸化膜の信頼性を保持するために許容される上限の電圧を意味している。
同様に、制御信号ＲＲの電圧ＶRRは、ＭＯＳトランジスタ４がオフ状態のとき、ＭＯＳトランジスタ３のゲートとドレイン及びソースとの間にかかる電圧を、ＭＯＳトランジスタ３のゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳトランジスタ３がオン状態となる電圧である。
例えば、電圧ＶRRは、(1/2)ＶEXに設定される。
【００７８】
これにより、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが常時オン状態であり、信号ＳＡが「Ｌ」レベルで入力されることにより、ＭＯＳトランジスタ４がオフ状態となり、かつ、信号ＳＢが電圧ＶLで入力されることにより、ＭＯＳトランジスタ１がオン状態となり、出力回路Ｏ１は、信号ＳＡが「Ｌ」レベルとなることで外部電源の電圧ＶEXである「Ｈ」レベルの出力信号ＯＵＴを出力する。
【００７９】
一方、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが常時オン状態であり、信号ＳＡが内部電源の電圧ＶINTである「Ｈ」レベルで入力されると、信号ＳＢが外部電源の電圧ＶEXである「Ｈ」レベルとなり、ＭＯＳトランジスタ１がオフ状態となり、かつ、信号ＳＡが「Ｈ」レベルで入力されることにより、ＭＯＳトランジスタ４がオン状態となり、出力回路Ｏ１は、電圧が接地レベルである「Ｌ」レベルの出力信号ＯＵＴを出力する。
【００８０】
ダイオードＤ1は、ＭＯＳトランジスタ１のゲートと、ＭＯＳトランジスタ２のゲートとの間に、順方向に介挿されている。
また、ダイオードＤ1は、出力信号ＤOUTの電圧が「Ｈ」レベルから「Ｌ」レベルに遷移するとき、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量により、出力信号ＤOUTが下降する変動に伴ってＭＯＳトランジスタ２のゲートに印加される電圧ＶRRが下降する効果を、「Ｈ」レベル状態の電圧ＶEXの信号ＳＢの配線から信号ＲＲの配線へ、順方向に電流を流して電荷を供給することにより、制御信号ＲＲの電圧を上昇させることにより、電圧ＶRRの変動を抑える。
【００８１】
ダイオードＤ2は、ＭＯＳトランジスタ３のゲートと、ＭＯＳトランジスタ４のゲートとの間に介挿されている。
また、ダイオードＤ2は、出力信号ＤOUTの電圧が「Ｌ」レベルから「Ｈ」レベルに遷移するとき、ＭＯＳトランジスタ３のゲートとドレインとの寄生容量により、出力信号ＤOUTが上昇する変動に伴ってＭＯＳトランジスタ３のゲートに印加される電圧ＶRRが上昇する効果を、信号ＲＲの配線から「Ｌ」レベル状態の接地電圧の信号ＳＡの配線へ、順方向に電流を流して電荷引き抜くことにより、制御信号ＲＲの電圧を低下させてキャンセルすることにより、電圧ＶRRの変動を抑える。
【００８２】
ここで、ダイオードＤ1を介して、「Ｈ」レベル状態の電圧ＶEXの信号ＳＢの配線から信号ＲＲの配線へ、順方向に電流が流れるとき、信号ＳＡの電圧が上昇しているため、ダイオードＤ2には電流が流れない。
同様に、ダイオードＤ2を介して、信号ＲＲの配線から「Ｌ」レベル状態の接地電圧の信号ＳＡの配線へ、順方向に電流が流れるとき、信号ＳＢの電圧が低下しているため、ダイオードＤ1には電流が流れない。
このとき、ダイオードＤ1の数は、電圧ＶEXが電圧ＶRRの所定の値（例えば、1/2ＶEX）に電圧降下するように設定され、ダイオードＤ2の数は、接地電圧に対して電圧ＶRRが上昇した電圧の値から所定の値（例えば、1/2ＶEX）に降下するように設定される。
【００８３】
次に、図３及び図４を参照し、第２の実施形態の動作を説明する。図４は、図３の動作例を説明するタイミングチャートである。
時刻ｔ11において、内部回路１０１が信号ＳＡを「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させると、信号ＳＡの電圧の上昇に伴い、信号ＳＢの電圧が電圧ＶLから上昇を開始する。
そして、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に上昇するため、ＭＯＳトランジスタ４がオン状態に移行し、ＭＯＳトランジスタ１がオフ状態に移行する過程において、出力信号ＤOUTの電圧レベルが電圧ＶEXから徐々に下降していく。
【００８４】
図３の第２の実施形態による出力回路Ｏ２において、出力信号ＤOUTが下降することにより、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量により信号ＲＲの電圧ＶRRが低下を始める。
そして、信号ＳＢの電圧と制御信号ＲＲの電圧ＶRRとの差が、ダイオードＤ1に順方向に電流が流れる電圧の値となると、信号ＳＢの配線から制御信号ＲＲの配線へ電流がながれ、カソードに接続されている配線の制御信号ＲＲの電圧ＶRRを上昇させようとする。
【００８５】
このため、第２の実施形態の出力回路Ｏ２は、出力信号ＤOUTの電圧の下降により、ＭＯＳトランジスタ２のソース及びドレインの電圧の低下、すなわち、ＭＯＳトランジスタ２のドレイン電圧の低下に伴う、ＭＯＳトランジスタ２のドレインとゲートとの間の寄生容量による、ゲートに印加されている制御信号ＲＲの電圧ＶRRの低下を、上述のダイオードＤ1を介し、信号ＳＢの配線から電荷を制御信号ＲＲの配線へ供給させて、電圧ＶRRを上昇させようとする効果によりキャンセルすることができる。
【００８６】
このとき、信号ＳＡの電圧も上昇しているため、ダイオードＤ2の両端の電圧が順方向の電流が流れる値となることはなく、ダイオードＤ2を介して、制御信号ＲＲの配線から信号ＳＡの配線へ電流は流れない。このため、ダイオードＤ2により制御信号ＲＲの配線から配線ＳＡへ電流が流れ、制御信号ＲＲの配線から電荷が引き抜かれ、制御信号ＲＲの電圧が低下することはない。
【００８７】
次に、時刻ｔ12において、第２の実施形態による出力回路Ｏ２による出力信号ＤOUTは接地電位まで低下する。
一方、図２の従来の出力回路による出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが低下することにより、ＭＯＳトランジスタ３のオン抵抗が増加し、ＭＯＳトランジスタ２のオン抵抗が減少しているため、出力信号ＤOUTの「Ｈ」レベルから「Ｌ」レベルへの遷移における遅延時間が長くなり、出力信号ＤOUTの電圧は、接地電位まで低下していない。
このように、ダイオードＤ1により、各々制御信号ＲＲの電圧ＶRRの低下を、キャンセルさせることにより、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
【００８８】
次に、時刻ｔ13において、内部回路１０１が信号ＳＡを「Ｈ」レベルから「Ｌ」レベルへの遷移を開始させると、信号ＳＡの電圧の下降に伴い、信号ＳＢの電圧が電圧ＶEXから下降を開始する。
そして、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に下降するため、ＭＯＳトランジスタ４がオフ状態に移行し、ＭＯＳトランジスタ１がオン状態に移行する過程において、出力信号ＤOUTの電圧レベルが接地電位から徐々に上昇していく。
【００８９】
図３の第２の実施形態による出力回路Ｏ２において、出力信号ＤOUTが上昇することにより、ＭＯＳトランジスタ２のゲートとドレインとの寄生容量により信号ＲＲの電圧ＶRRが上昇を始める。
そして、制御信号ＲＲの電圧ＶRRと信号ＳＡの電圧との差が、ダイオードＤ2に順方向に電流が流れる電圧の値となると、制御信号ＲＲの配線から信号ＳＢの配線へ電流がながれ、アノードに接続されている配線の制御信号ＲＲの電圧ＶRRを低下させようとする。
【００９０】
このため、第２の実施形態の出力回路Ｏ１は、出力信号ＤOUTの電圧の上昇により、ＭＯＳトランジスタ２のソース及びドレインの電圧の上昇、すなわち、ＭＯＳトランジスタ２のドレイン電圧の上昇に伴い、ＭＯＳトランジスタ２のドレインとゲートとの間の寄生容量によって、ゲートに印加されている制御信号ＲＲの電圧ＶRRの上昇を、上述のダイオードＤ2を介し、制御信号ＲＲの配線から信号ＳＢの配線へ電荷を供給させて、電圧ＶRRを低下させようとする効果によりキャンセルすることができる。
【００９１】
このとき、信号ＳＢの電圧も低下しているため、ダイオードＤ1の両端の電圧が順方向の電流が流れる値となることはなく、ダイオードＤ1を介して、信号ＳＢの配線から制御信号ＲＲの配線へ電流は流れない。このため、ダイオードＤ1により制御信号ＳＡの配線から制御信号ＲＲの配線へ電流が流れ、制御信号ＲＲの配線に電荷が供給され、制御信号ＲＲの電圧が上昇することはない。
【００９２】
次に、時刻ｔ14において、第２の実施形態による出力回路Ｏ２による出力信号ＤOUTは外部電源の電圧ＶEXまで上昇する。
一方、図２の従来の出力回路による出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰの電圧ＶSPが上昇することにより、ＭＯＳトランジスタ３のオン抵抗が減少し、ＭＯＳトランジスタ２のオン抵抗が増加しているため、出力信号ＤOUTの「Ｌ」レベルから「Ｈ」レベルへの遷移における遅延時間が長くなり、出力信号ＤOUTの電圧は、外部電源の電圧ＶEXまで上昇していない。
このように、ダイオードＤ2により、各々制御信号ＲＲの電圧ＶRRの上昇を、キャンセルさせることにより、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
このように、ダイオードＤ1及びダイオードＤ2により、制御信号ＲＲの電圧ＶRRの上昇を、キャンセルさせることにより、信号ＳＡの変化から出力信号ＤOUTの変化するまでの遅延時間を低減させ、動作速度を向上することができる。
【００９３】
また、第２の実施形態による出力回路Ｏ２は、第１の実施形態と同様に、制御信号ＲＲの電圧の変動を、ダイオードＤ1及びダイオードＤ2により防止しているため、特に、微小電流電源１０の制御信号ＲＲを出力する電流容量を増加させる必要が無く、電圧ＶRRの電圧レベルを所定の範囲に保持するのに必要な電流のみで済むために、消費電流を減少させる事が可能である。
【００９４】
＜第３の実施形態＞
図５は本発明の第３の実施形態による入力回路の構成を示すブロック図である。この入力回路Ｉ１は、図９に示す半導体集積回路における入力回路１０２の代わりに用いられる。この半導体集積回路には、外部端子により外部電源の電圧ＶEX（ＶDD）が供給され、内部降圧回路１００により、この電圧ＶEXを内部回路に供給する内部電圧ＶINTに変換して、内部回路１０１に駆動電圧として供給している。
【００９５】
この図１において、入力回路Ｉ１は、ダイオード２０，ｐチャネル型のＭＯＳトランジスタ２１，ｐチャネル型のＭＯＳトランジスタ２２，及びｎチャネル型のＭＯＳトランジスタ２３が直列に接続されて構成されている。これらのＭＯＳトランジスタのゲート酸化膜は、内部回路１０１を構成しているＭＯＳトランジスタのゲート酸化膜と同一の厚さで形成されている。
【００９６】
すなわち、内部回路１０１のＭＯＳトランジスタは、微細化のスケーリング測に対応した厚さのゲート酸化膜により形成されている。そして、内部降圧回路１００は、この内部回路１０１のＭＯＳトランジスタのゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外部電圧ＶEXを降圧させている。
【００９７】
ダイオード２０は、アノードが外部電源の電圧ＶEXの配線に接続され、カソードがＭＯＳトランジスタ２１のソースへ接続されている。
また、ダイオード２０は、電圧ＶEXを内部電源の電圧ＶINTへ降下させ、この電圧ＶＩＮＴを入力回路Ｉ１の駆動電圧として供給している。
ＭＯＳトランジスタ１は、ゲートが入力端子ＴINへ接続され、ドレインにＭＯＳトランジスタ２２のソースが接続されている。
【００９８】
ＭＯＳトランジスタ２２は、ゲートが接地され、ドレインがＭＯＳトランジスタ２３のドレインと接続されている。
このＭＯＳトランジスタ２２のドレインとＭＯＳトランジスタ２３のドレインとの接続点が、内部回路１０１へ接続され、入力信号ＩＮの電圧を変換された出力信号ＯＵＴを出力する内部端子ＴINTとなる。
また、ＭＯＳトランジスタ２２は、出力信号ＯＵＴが接地電圧の「Ｌ」レベルで出力されるとき、ＭＯＳトランジスタ２１のドレインの電圧を接地電圧とさせないように、電圧ＶINTを分圧するために設けられている。
【００９９】
これにより、入力信号ＩＮが電圧ＶEXの「Ｈ」レベルとなり、内部端子ＴINが「Ｌ」レベル（接地電位）に低下したとしても、ＭＯＳトランジスタ２１のドレインの電圧は、ＭＯＳトランジスタ２２により分圧されているために接地電圧へ下がらない。
この結果、ＭＯＳトランジスタ２１のゲートとドレインとの間に印加される電圧は、ＭＯＳトランジスタ２１のゲート酸化膜の耐圧を満足させる値となる。
【０１００】
ＭＯＳトランジスタ２３は、ゲートがｎチャネル型のＭＯＳトランジスタ２４のソースへ接続され、ソースが接地されている。
微小電流電源６から電圧ＶRPの制御信号ＲＰが常時入力され、ＭＯＳトランジスタ３のゲートには、微小電流電源６から電圧ＶRNの制御信号ＲＮが常時入力されている。
ＭＯＳトランジスタ２４は、ゲートが点Ｓに接続され、ドレインが入力端子ＴINが接続されている。ここで、点Ｓは、ダイオード２０のカソードとＭＯＳトランジスタ２１のソースとの接続点である。点Ｇの電圧値は、電圧ＶINTである。
【０１０１】
キャパシタ２５は、入力端子ＴINと点Ｇとの間に介挿されている。ここで、点ＧはＭＯＳトランジスタ２３のゲートとＭＯＳトランジスタ２４のソースとの接続点である。
また、キャパシタ２５は、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移するとき、ＭＯＳトランジスタ２３のゲート電圧を上昇させるために用いられる。
【０１０２】
すなわち、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移するとき、ＭＯＳトランジスタ２４を介して、「Ｌ」レベルから「Ｈ」レベルへの入力信号ＩＮの変化がＭＯＳトランジスタ２３のゲートへ供給される。
しかしながら、ＭＯＳトランジスタ２３のゲート、すなわち点Ｇの電圧は、電圧「ＶINT−ＶTN」以上に上昇しない。ここで、「ＶTN」はＭＯＳトランジスタ２４のしきい値の電圧である。
【０１０３】
さらに、ＭＯＳトランジスタ２４のオン抵抗とＭＯＳトランジスタ２３のゲートの容量とによる時定数により、点Ｇの電圧の「Ｈ」レベルへの遷移に時間がかかり、ＭＯＳトランジスタ２３のオン状態におけるオン抵抗は十分低くならずに、出力信号ＯＵＴの電圧が接地電圧に低下するために要する時間が長くなり、入力信号ＩＮの変化が出力信号ＯＵＴに現れる遅延時間が増大する。
【０１０４】
このとき、キャパシタ２５は、入力端子ＴINに接続された一方の端子の電圧が、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移することにより上昇することで、点Ｇに接続された他方の端子の電圧も上昇し、ＭＯＳトランジスタ２３のゲートの電圧を上昇させる。
これにより、入力回路ＩＮ１は、ＭＯＳトランジスタ２３のオン抵抗を低下させることができ、出力信号ＯＵＴの「Ｈ」レベルから「Ｌ」レベルへの遷移を高速に行うことが可能である。
【０１０５】
さらに、キャパシタ２５は、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移するとき、ＭＯＳトランジスタ２３のゲート電圧を下降させるために用いられる。
すなわち、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移するとき、ＭＯＳトランジスタ２４を介して、「Ｈ」レベルから「Ｌ」レベルへの入力信号ＩＮの変化がＭＯＳトランジスタ２３のゲートへ供給される。
【０１０６】
しかしながら、ＭＯＳトランジスタ２３のゲート、すなわち点Ｇの電圧は、ＭＯＳトランジスタ２３を介して電荷が引き抜かれるため、ＭＯＳトランジスタ２４のオン抵抗とＭＯＳトランジスタ２３のゲートの容量とによる時定数により、点Ｇの電圧が接地電位まで低下するために時間がかかり、入力信号ＩＮの変化が出力信号ＯＵＴに現れる遅延時間が増大する。
【０１０７】
このとき、キャパシタ２５は、入力端子ＴINに接続された一方の端子の電圧が、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移することにより下降することで、点Ｇに接続された他方の端子の電圧も下降し、ＭＯＳトランジスタ２３のゲートの電圧を下降させる。
これにより、入力回路ＩＮ１は、ＭＯＳトランジスタ２３をオフ状態に高速に移行させることができ、出力信号ＯＵＴの「Ｌレベルから「Ｈ」レベルへの遷移を高速に行うことが可能である。
【０１０８】
ここで、キャパシタ２５の容量は、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移するとき、点Ｇの電圧を、ＭＯＳトランジスタ２３のゲート酸化膜の耐圧を超える電圧へ上昇させない値で、かつ、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移するとき、点Ｇの電圧を、ＭＯＳトランジスタ２３のゲート酸化膜の耐圧を超える電圧へ下降させない値に設定される。
【０１０９】
次に、図５及び図６を参照し、第３の実施形態の動作を説明する。図６は、図５の動作例を説明するタイミングチャートである。
この図６において、出力信号OUTが実線と破線との２つの線で示されているが、実線が図５に示す本発明の第３の実施形態による入力回路Ｉ１の動作を示した線であり、破線が図１０に示す従来例の入力回路の動作を示した線である。
時刻ｔ21において、外部回路からの入力信号ＩＮが、「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させると、ＭＯＳトランジスタ２４を介して点Ｇに電荷が供給されとともに、キャパシタ２５により点Ｇの電圧が引き上げられて、点Ｇの電圧は電圧「ＶINT−ＶTN」より上昇する。
これにより、ＭＯＳトランジスタ２３のオン抵抗が低下し、ＭＯＳトランジスタ２３に多くの電流が流れるため、出力信号ＯＵＴの電圧は高速に低下する。
【０１１０】
これにより、図１０における、ＭＯＳトランジスタ１１４のオン抵抗とＭＯＳトランジスタ１１３の寄生容量の容量値による時定数の遅れにより、点Ｐの電圧の上昇が遅いため、ＭＯＳトランジスタ１１３のオン抵抗が低下せず、出力信号ＯＵＴの電圧の低下が入力回路Ｉ１に比較して遅い。
時刻ｔ22において、入力回路Ｉ１は、出力信号ＯＵＴの電圧を接地電圧へ低下させているが、一方の図１０の入力回路は、点Ｐの電圧が上昇しないため、ＭＯＳトランジスタ１１３のオン抵抗が低下せず、出力信号ＯＵＴの電圧を接地電圧に低下させることが出来ない。
【０１１１】
次に、時刻ｔ23において、外部回路からの入力信号ＩＮが、「Ｈ」レベルから「Ｌ」レベルへの遷移を開始させると、ＭＯＳトランジスタ２４を介して点Ｇから電荷が引き抜かれるとともに、キャパシタ２５により点Ｇの電圧が引き下げられて、点Ｇの電圧は急速に接地電圧へ低下する。
このとき、「Ｈ」レベルから「Ｌ」レベルへの遷移のとき、点Ｇの電圧が線Ｇ(1)で示したように放電していない場合、点Ｇの電圧は、キャパシタ２５により、急速に電圧「ＶINT−ＶTN」へ下がり、その後、ＭＯＳトランジスタ２４がオン状態となることにより、入力信号ＩＮの電圧変化に追従する。
【０１１２】
また、「Ｈ」レベルから「Ｌ」レベルへの遷移のとき、点Ｇの電圧が線Ｇ(2)で示したように、点Ｐと同様な電圧まで低下している場合、このときすでにＭＯＳトランジスタ２４がオン状態にあるため、キャパシタ２５による電圧の低下はそれほど影響がないが、入力信号ＩＮの電圧が線Ｇ(2)で示す点Ｇの電圧以下に下がると、点Ｇの電圧は、キャパシタ２５により入力信号ＩＮの電圧の変化に追従して急速に低下させられる。
【０１１３】
これにより、ＭＯＳトランジスタ２３はオフ状態に移行し、ＭＯＳトランジスタ２３に電流が流れ無くなるため、出力信号ＯＵＴの電圧は急速に上昇する。
時刻ｔ24において、入力回路Ｉ１は、出力信号ＯＵＴの電圧を内部電源の電圧ＶINTへ上昇させているが、一方の図１０の入力回路は、点Ｐの電圧が低下しないため、ＭＯＳトランジスタ１１３がオフ状態へ移行せず、出力信号ＯＵＴの電圧を電圧ＶINTへ上昇させることが出来ない。
【０１１４】
上述したように、第３の実施形態の入力回路Ｉ１によれば、キャパシタ２５により、ＭＯＳトランジスタ２３のゲートの電圧を入力信号ＩＮの電圧変化に追従させることで、ＭＯＳトランジスタ２３のゲートに印加される電圧を入力信号に合わせて急速に変化させることができるため、ＭＯＳトランジスタ２３のオン／オフの動作を高速に行うことが可能となり、入力信号ＩＮの変化が出力信号ＯＵＴに反映される遅延時間を減少させ、入力信号ＩＮの電圧を変化させる処理の動作速度を向上させることができる。
【０１１５】
＜第４の実施形態＞
図７に示す第４の実施形態の入力回路Ｉ２が図５に示す第３の実施形態と異なるのは、入力端子ＴINと点Ｇとの間にダイオード２６が、キャパシタ２５と並列に介挿された点である。他の構成については、第３の実施形態と同様のため、説明を省略する。
【０１１６】
入力信号ＩＮの電圧が「Ｌ」レベルから「Ｈ」レベルへ（接地電圧から電圧ＶEXへ）遷移するとき、ダイオード２６により、点Ｇの電圧が電圧「ＶINT−Ｖf」まで上昇し、ＭＯＳトランジスタ２３のオン抵抗を低下させ、第３の実施形態の入力回路Ｉ１に比較して、高速に出力信号ＯＵＴの電圧を接地電圧に低下させる。ここで、「Ｖｆ」は、ダイオード２６の順方向に電流が流れた場合の降下電圧である。
また、ダイオード２６を、ｐ型拡散層とｎ型拡散層とのＰＮ接合で構成すると、同時に、ダイオード２６とキャパシタ２５とを１つの構成で、またはダイオード２６をキャパシタ２５の１部として形成することが可能である。
【０１１７】
次に、図７及び図８を参照し、第４の実施形態の動作を説明する。図８は、図７の動作例を説明するタイミングチャートである。
時刻ｔ31において、外部回路からの入力信号ＩＮが、「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させると、ＭＯＳトランジスタ２４を介して点Ｇに電荷が供給されとともに、キャパシタ２５により点Ｇの電圧が引き上げられ、さらにダイオード２６の順方向電流により、点Ｇの電圧は電圧「ＶINT−Ｖf」へ、急速に上昇する。
これにより、ＭＯＳトランジスタ２３のオン抵抗が低下し、ＭＯＳトランジスタ２３に多くの電流が流れるため、出力信号ＯＵＴの電圧は高速に低下する。
そして、時刻ｔ32において、入力回路Ｉ２は、出力信号ＯＵＴの電圧を接地電圧へ低下させている。
【０１１８】
次に、時刻ｔ33において、外部回路からの入力信号ＩＮが、「Ｈ」レベルから「Ｌ」レベルへの遷移を開始させると、ＭＯＳトランジスタ２４を介して点Ｇから電荷が引き抜かれるとともに、キャパシタ２５により点Ｇの電圧が引き下げられて、点Ｇの電圧は急速に接地電圧へ低下する。
このとき、「Ｈ」レベルから「Ｌ」レベルへの遷移のとき、点Ｇの電圧は、キャパシタ２５により、急速に電圧「ＶINT−ＶTN」へ下がり、その後、ＭＯＳトランジスタ２４がオン状態となることにより、入力信号ＩＮの電圧変化に追従して急速に低下させられる。
【０１１９】
これにより、ＭＯＳトランジスタ２３はオフ状態に移行し、ＭＯＳトランジスタ２３に電流が流れ無くなるため、出力信号ＯＵＴの電圧は急速に上昇する。
そして、時刻ｔ24において、入力回路Ｉ１は、出力信号ＯＵＴの電圧を内部電源の電圧ＶINTへ上昇させている。
【０１２０】
上述したように、第４の実施形態の入力回路Ｉ２によれば、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへの遷移において、第３の実施形態の効果に加え、ダイオード２６により点Ｇの電圧が電圧「ＶINT−Ｖf」へ上昇するため、オフの動作を高速に行うことが可能となり、入力信号ＩＮの変化が出力信号ＯＵＴに反映される遅延時間を減少させることができ、動作速度を向上させることができる。
【０１２１】
上述してきた第１の実施形態の出力回路Ｏ１，第２の実施形態の出力回路Ｏ２，第３の実施形態の入力回路Ｉ１及び第４の実施形態の入力回路Ｉ２の各々の出力回路及び入力回路を組み合わせて、図９の入力回路１０２と出力回路１０３に代えて用いることにより、ゲート酸化膜の膜厚が同一なＭＯＳトランジスタにより半導体集積回路装置を構成することが出来る。
また、入力回路１０２の出力する信号の電圧レベルと、内部回路が出力回路に出力する信号の電圧レベルとは、必ずしも一致したものである必要がない。
すなわち、内部回路は、入力回路１０２からの信号の電圧レベルを、昇圧または降圧し、出力回路１０３に出力する場合もある。
【０１２２】
この結果、入力回路及び出力回路のＭＯＳトランジスタの膜厚を、内部回路の膜厚と異なった厚さに作成する従来の構成の半導体集積回路装置に比べ、製造工程におけるプロセスの工程数を削減（４プロセス程度）でき、製造期間が短縮でき、かつ製造コストを削減でき、チップ価格を低下させることが可能となる。
【０１２３】
以上、本発明の一実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【０１２４】
【発明の効果】
本発明の出力回路によれば、制御信号，内部信号の変動を第１のキャパシタと第２のキャパシタにより、それぞれ、第１のＭＯＳトランジスタのゲート及び第２のＭＯＳトランジスタのゲートに伝達することにより、第１のＭＯＳトランジスタのゲートに入力される電圧と、第２のＭＯＳトランジスタのゲートに入力される電圧との外部信号に基づく変動（上昇及び下降）をキャンセルさせることで、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの動作を安定させ、内部信号の変化から外部信号の変化までの遅延時間を低減させ、動作速度を向上させることができる効果がある。
【０１２５】
また、本発明の入力回路によれば、第３のＭＯＳトランジスタ（ＭＯＳトランジスタ２３）のゲートの電圧を入力信号の電圧変化にキャパシタで追従させることにより、第３のＭＯＳトランジスタのオン／オフの動作を高速に行うことが可能となり、入力信号の変化が内部信号に反映される遅延時間を減少させることができ、動作速度を向上させることができる。
【０１２６】
さらに、本発明の出力回路及び入力回路を用いることにより、ゲート酸化膜の膜厚が同一なＭＯＳトランジスタにより半導体集積回路装置を構成することが出来き、入力回路及び出力回路のＭＯＳトランジスタの膜厚を、内部回路の膜厚と異なった厚さに作成する従来の構成の半導体集積回路装置に比べ、製造工程におけるプロセスの工程数を削減（４プロセス程度）でき、製造期間が短縮でき、かつ製造コストを削減できるため、チップ価格を低下させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態による出力回路の構成例を示すブロック図である。
【図２】 図１の出力回路の動作例を示すタイミングチャートである。
【図３】 本発明の第２の実施形態による出力回路の構成例を示すブロック図である。
【図４】 図３の出力回路の動作例を示すタイミングチャートである。
【図５】 本発明の第３の実施形態による入力回路の構成例を示すブロック図である。
【図６】 図５の入力回路の動作例を示すタイミングチャートである。
【図７】 本発明の第４の実施形態による入力回路の構成例を示すブロック図である。
【図８】 図７の入力回路の動作例を示すタイミングチャートである。
【図９】 従来の内部電圧を降下する降圧回路を有する半導体集積回路の構成を示す概念図である。
【図１０】 従来例による入力回路の構成を示すブロック図である。
【図１１】 従来例による出力回路の構成を示すブロック図である。
【符号の説明】
１，２，５ａ，５ｂ，２１，２２ ＭＯＳトランジスタ
３，４，５ｅ，５ｆ，２３，２４ ＭＯＳトランジスタ
５ レベルシフタ
５ｃ，５ｄ，２０，２６ ダイオード
５ｇ インバータ
６，１０ 微小電流電源
７，８，２５ キャパシタ
Ｄ1，Ｄ2 キャパシタ
Ｏ１，Ｏ２ 出力回路
Ｉ１，Ｉ２ 入力回路
Claims (14)
- 第１の電圧を降圧した第２の電圧レベルを有する内部信号を、前記第１の電圧レベルに変換して出力端子から出力する出力回路であって、
前記内部信号の電圧レベルを前記第１の電圧レベルに変換して第１の信号として出力するレベル変換手段と、
各ドレインが前記出力端子に接続され各ゲートに所定の電圧の制御信号が入力された第１および第２のＭＯＳトランジスタと、
前記第１の電圧の電源と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記第１の信号が入力された第３のＭＯＳトランジスタと、
接地と前記第２のＭＯＳトランジスタのソースとの間に接続されゲートに前記内部信号が入力された第４のＭＯＳトランジスタと
を具備し、
前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとを第１のキャパシタを介して接続し、
前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとを第２のキャパシタを介して接続することにより、
前記制御信号のレベル変動を抑制したことを特徴とする出力回路。 - 第１の電圧を降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、内部回路の第２の電圧レベルの内部信号を、前記第１の電圧のレベルの外部信号に変換して出力端子から出力する出力回路において、
前記出力端子に各々ドレインが接続され、各々のゲートに所定の電圧の制御信号が入力された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、
前記第１の電圧の電源にソースが接続され、前記第１のＭＯＳトランジスタのソースにドレインが接続された第３のＭＯＳトランジスタと、
ソースが接地され、前記第２のＭＯＳトランジスタのソースにドレインが接続され、かつゲートに前記内部信号が入力される第４のＭＯＳトランジスタと、
前記内部信号の電圧をレベル変換して、この変換後の内部信号を第３のＭＯＳトランジスタのゲートへ出力するレベル変換手段と、
前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとの間に介挿された第１のキャパシタと、
前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとの間に介挿された第２のキャパシタと
を具備することを特徴とする出力回路。 - 前記第１のキャパシタの容量値が、前記第１のＭＯＳトランジスタのゲートとドレインとの寄生容量の容量値に合わせて設定され、前記第２のキャパシタの容量値が、前記第２のＭＯＳトランジスタのゲートとドレインとの寄生容量の容量値に合わせて設定されることを特徴とする請求項１または請求項２に記載の出力回路。
- 前記レベル変換手段が、内部信号が接地電圧である場合、前記制御信号を前記第１の電圧として出力し、内部信号が第２の電圧である場合、前記制御信号を、第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧以下となる電圧として出力することを特徴とする請求項１から請求項３のいずれかに記載の出力回路。
- 第１の電圧を降圧した第２の電圧レベルを有する内部信号を、前記第１の電圧レベルに変換して出力端子から出力する出力回路であって、
前記内部信号の電圧レベルを前記第１の電圧レベルに変換して第１の信号として出力するレベル変換手段と、
各ドレインが前記出力端子に接続され各ゲートに所定の電圧の制御信号が入力された第１および第２のＭＯＳトランジスタと、
前記第１の電圧の電源と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記第１の信号が入力された第３のＭＯＳトランジスタと、
接地と前記第２のＭＯＳトランジスタのソースとの間に接続されゲートに前記内部信号が入力された第４のＭＯＳトランジスタと
を具備し、
前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとを第１のダイオードを介して接続し、
前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとを第２のダイオードを介して接続することにより、
前記制御信号のレベル変動を抑制したことを特徴とする出力回路。 - 第１の電圧を降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、前記内部回路の前記第２の電圧レベルの内部信号を、前記第１の電圧のレベルの外部信号に変換して出力端子から出力する出力回路において、
前記出力端子に各々ドレインが接続され、各々のゲートに所定の電圧の制御信号が入力された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、
前記第１の電圧の電源にソースが接続され、前記第１のＭＯＳトランジスタのソースにドレインが接続された第３のＭＯＳトランジスタと、
ソースが接地され、前記第２のＭＯＳトランジスタのソースにドレインが接続され、かつゲートに前記内部信号が入力される第４のＭＯＳトランジスタと、
前記内部信号の電圧をレベル変換して第３のＭＯＳトランジスタのゲートへ出力するレベル変換手段と、
前記第１のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートとの間に介挿された第１のダイオードと、
前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートとの間に介挿された第２のダイオードと
を具備することを特徴とする出力回路。 - 直列に介挿される前記第１のダイオードの数が、前記第３のトランジスタのゲートと前記第１のトランジスタのゲートとの間の電位差に合わせて設定され、前記第２のダイオードの数が、前記第２のトランジスタのゲートと前記第４のトランジスタのゲートとの間の電位差に合わせて設定されることを特徴とする請求項５または請求項６に記載の出力回路。
- 前記レベル変換手段が、内部信号が接地電圧である場合、前記制御信号を前記第１の電圧として出力し、内部信号が第２の電圧である場合、前記制御信号を、第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧以下となる電圧として出力することを特徴とする請求項５から請求項７のいずれかに記載の出力回路。
- 第１の電圧のレベルを有する外部信号を第２の電圧レベルに降圧し、前記第２の電圧のレベルで駆動される内部回路の入力端子に入力する入力回路であって、
前記内部回路の入力端子にドレインが接続されゲートが接地された第１のＭＯＳトランジスタと、
前記第２の電圧を出力する第１の端子と前記第１のＭＯＳトランジスタのソースとの間に接続されゲートに前記外部信号を入力された第２のＭＯＳトランジスタと、
前記内部回路の入力端子と接地との間に接続された第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのゲートと前記外部入力信号の入力される端子との間に接続され、前記第１の端子にゲートが接続された第４のＭＯＳトランジスタと
を具備し、
前記外部入力信号の入力される端子と前記第３のＭＯＳトランジスタのゲートとをキャパシタを介して接続することにより、前記第３のＭＯＳトランジスタのゲート入力の電圧変動を抑制したことを特徴とする入力回路。 - 第１の電圧を第１の降圧回路で降圧した第２の電圧により内部回路が駆動されている半導体集積回路に設けられ、前記第１の電圧のレベルの外部信号を、前記第２の電圧のレベルの内部信号に変換して前記内部回路の入力端子へ入力する入力回路において、
第２の降圧回路の前記第２の電圧のレベルを出力する第１の端子にソースが接続され、ゲートに前記入力端子が接続された第１のＭＯＳトランジスタと、
この第１のＭＯＳトランジスタのドレインにソースが接続され、ゲートが接地された第２のＭＯＳトランジスタと、
この第２のＭＯＳトランジスタのドレインにドレインが接続され、ソースが接地された第３のＭＯＳトランジスタと、
この第３のＭＯＳトランジスタのゲートとソースが接続され、ゲートに前記第２の電圧が印加され、ドレインが入力端子に接続された第４のトランジスタと、
前記第３のＭＯＳトランジスタのゲートと前記入力端子との間に介挿されたキャパシタと
を具備することを特徴とする入力回路。 - 前記第３のＭＯＳトランジスタのゲートと前記入力端子との間に、前記キャパシタと並列に介挿されたダイオードを具備することを特徴とする請求項９または請求項１０に記載の入力回路。
- 前記第１の電圧の電源と前記第１の端子とがダイオードを介して接続されていることを特徴とする請求項９から請求項１１のいずれかに記載の入力回路。
- 前記入力端子が第１の電圧に上昇した場合に、前記第３のＭＯＳトランジスタのゲートとソース及びドレインとの間の電圧がゲート酸化膜の耐圧を超えない値に、前記キャパシタの容量が設定されていることを特徴とする請求項９から請求項１２のいずれかに記載の入力回路。
- 前記第１の電圧が降圧回路により降圧された前記第２の電圧により内部回路が駆動され、請求項１から請求項８までの何れかに記載の出力回路と、請求項９から請求項１３のいずれかに記載の入力回路とを具備することを特徴とする半導体集積回路装置。
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