JP2006121654A - レベル変換回路 - Google Patents

Abstract

【課題】 高速なレベル変換動作が可能で低消費電力、かつ汎用性の高いレベル変換回路を提供する。
【解決手段】 このレベル変換回路では、ＰチャネルＭＯＳトランジスタ３，４は、カレントミラー回路を構成する。入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合に、ＮチャネルＭＯＳトランジスタ６が非導通になるため、ＰチャネルＭＯＳトランジスタ３，４にリーク電流が流れるのが防止され、消費電力が小さくなる。また、入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合に、ＰチャネルＭＯＳトランジスタ５が導通することによって、ノードＮ２の電位が「Ｈ」レベルに固定されるため、ノードＮ２の電位が不安定な状態になるのが防止される。したがって、従来のレベル変換回路に比べて、高速なレベル変換動作が可能で低消費電力、かつ汎用性の高いレベル変換回路が実現できる。
【選択図】 図１

Description

この発明は、レベル変換回路に関し、信号の電圧振幅を変換するレベル変換回路に関する。

近年、半導体デバイスにおいて更なる高集積化、小型化、動作の高速化、低消費電力化が要望されている。特に、ＬＳＩ（大規模集積回路）において、内部電源の低電圧化と、動作の高速化の両方が求められている。現状では、ＬＳＩの内部電源の低電圧化が、ＬＳＩのインターフェース電圧の低電圧化よりも進んでいる。そこで、複数のＬＳＩを接続する場合、ＬＳＩの出力信号の電圧振幅を変換するためにレベル変換回路が用いられる。また、ＬＳＩ内部で電源電圧が異なる回路を接続する場合にもレベル変換回路が用いられる。

その「Ｌ」レベルが接地電位ＧＮＤ（０Ｖ）であり、その「Ｈ」レベルが電源電位ＶＤＤＬ（たとえば、１．２Ｖ）である信号を、その「Ｌ」レベルが接地電位ＧＮＤ（０Ｖ）であり、その「Ｈ」レベルが電源電位ＶＤＤＨ（たとえば、３．３Ｖ）である信号に変換する従来のレベル変換回路では、レベル変換動作に要する時間が長く、消費電力が大きいという問題があった。また、入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合と、「Ｈ」レベルから「Ｌ」レベルに立下げられた場合において、レベル変換動作に要する時間を同一にするのが難しかった。このように、電源電位ＶＤＤＬと電源電位ＶＤＤＨとの差が大きい場合、レベル変換動作に要する時間に差が生じやすかった。

下記の特許文献１には、５Ｖを１Ｖ〜７Ｖまで、１Ｖ〜７Ｖを５Ｖまで変換できるレベル変換回路が開示されている。この場合、レベル変換回路を構成するトランジスタのβ値（電流増幅率）を工夫している。

また、下記の特許文献２には、消費電流の低減化を図ったパルスレベル変換回路が開示されている。この場合、出力ノードの電位が高く立上がるまでに必要な遅延時間を設定することにより、高振幅出力パルスの劣化を防止することが可能である。

また、下記の特許文献３には、ゲート・ソース間耐圧の小さなＭＯＳトランジスタによる回路構成で、定電流で高電圧レベルの信号出力が得られるＣＭＯＳレベルシフト回路が開示されている。
特開平６−２０９２５６号公報 特開平７−０８６９１３号公報 特開平５−３０８２７４号公報

しかし、上述の特許文献１，３では、レベル変換動作の高速化、および低消費電力化が十分に実現できない。また、上述の特許文献２では、入力信号のレベルが低速で変化する場合には対応できず、レベル変換回路の汎用性が低かった。

それゆえに、この発明の主たる目的は、高速なレベル変換動作が可能で低消費電力、かつ汎用性の高いレベル変換回路を提供することである。

この発明に係わるレベル変換回路は、その第１の論理レベルが基準電位であり、その第２の論理レベルが第１の電源電位である第１の信号を、その第１の論理レベルが基準電位であり、その第２の論理レベルが第２の電源電位である第２の信号に変換して出力ノードに与えるレベル変換回路であって、その第１の電極が第２の電源電位を受け、そのゲート電極と第２の電極とが互いに接続された第１の導電形式の第１のトランジスタと、その第１の電極が第２の電源電位を受け、そのゲート電極が第１のトランジスタのゲート電極に接続され、その第２の電極が所定のノードに接続された第１の導電形式の第２のトランジスタと、そのゲート電極が第１の信号を受ける第２の導電形式の第３のトランジスタと、第１のトランジスタの第２の電極と基準電位のラインとの間に、第３のトランジスタと直列接続された第１のスイッチング素子と、その第１の電極が所定のノードに接続され、そのゲート電極が第１の信号の反転信号を受け、その第２の電極が基準電位を受ける第２の導電形式の第４のトランジスタと、第２の電源電位のラインと所定のノードとの間に接続された第２のスイッチング素子と、所定のノードの電位が所定レベルよりも低い場合は、第１のスイッチング素子を導通させるとともに第２のスイッチング素子を非導通にして、出力ノードを基準電位にし、所定のノードの電位が所定レベルよりも高い場合は、第１のスイッチング素子を非導通にするとともに第２のスイッチング素子を導通させて、出力ノードを第２の電源電位にする出力回路とを備えたものである。

好ましくは、出力回路は、所定のノードの電位が所定レベルよりも低い場合は、第２の電源電位を出力し、所定のノードの電位が所定レベルよりも高い場合は、基準電位を出力する第１のインバータと、第１のインバータの出力電位が第２の電源電位の場合は、出力ノードを基準電位にし、第１のインバータの出力電位が基準電位の場合は、出力ノードを第２の電源電位にする第２のインバータとを含む。第１のスイッチング素子は、そのゲート電極が第１のインバータの出力電位を受ける第２の導電形式の第５のトランジスタである。第２のスイッチング素子は、その第１の電極が第２の電源電位を受け、そのゲート電極が第１のインバータの出力電位を受け、その第２の電極が所定のノードに接続された第１の導電形式の第６のトランジスタである。

また好ましくは、出力回路、所定のノードの電位が所定レベルよりも低い場合は、第２の電源電位を出力し、所定のノードの電位が所定レベルよりも高い場合は、基準電位を出力する第１のインバータと、第１のインバータの出力電位が第２の電源電位の場合は、出力ノードを基準電位にし、第１のインバータの出力電位が基準電位の場合は、出力ノードを第２の電源電位にする第２のインバータとを含む。第１のスイッチング素子は、そのゲート電極が所定のノードまたは出力ノードのいずれかのノードに接続された第１の導電形式の第５のトランジスタである。第２のスイッチング素子は、その第１の電極が第２の電源電位を受け、そのゲート電極が第１のインバータの出力電位を受け、その第２の電極が所定のノードに接続された第１の導電形式の第６のトランジスタである。

また好ましくは、さらに、第２の電源電位のラインと第１および第２のトランジスタのゲート電極との間に接続された第３のスイッチング素子が設けられる。出力回路は、所定のノードの電位が所定レベルよりも低い場合は、第３のスイッチング素子を導通させ、所定のノードの電位が所定レベルよりも高い場合は、第３のスイッチング素子を非導通にする。

また好ましくは、第３のスイッチング素子は、その第１の電極が第２の電源電位を受け、そのゲート電極が所定のノードまたは出力ノードのいずれかのノードに接続され、その第２の電極が第１および第２のトランジスタのゲート電極に接続された第１の導電形式の第７のトランジスタである。

また好ましくは、第６のトランジスタの電流駆動能力は、第４のトランジスタの電流駆動能力よりも小さい。

また好ましくは、第６のトランジスタのゲート幅は、第４のトランジスタのゲート幅よりも短い。

また好ましくは、第６のトランジスタのゲート長は、第４のトランジスタのゲート長よりも長い。

また好ましくは、第７のトランジスタの電流駆動能力は、第３のトランジスタの電流駆動能力よりも小さい。

また好ましくは、第７のトランジスタのゲート幅は、第３のトランジスタのゲート幅よりも短い。

また好ましくは、第２の電源電位は、第１の電源電位よりも高い。

この発明に係わるレベル変換回路では、その第１の電極が第２の電源電位を受け、そのゲート電極と第２の電極とが互いに接続された第１の導電形式の第１のトランジスタと、その第１の電極が第２の電源電位を受け、そのゲート電極が第１のトランジスタのゲート電極に接続され、その第２の電極が所定のノードに接続された第１の導電形式の第２のトランジスタと、そのゲート電極が第１の信号を受ける第２の導電形式の第３のトランジスタと、第１のトランジスタの第２の電極と基準電位のラインとの間に、第３のトランジスタと直列接続された第１のスイッチング素子と、その第１の電極が所定のノードに接続され、そのゲート電極が第１の信号の反転信号を受け、その第２の電極が基準電位を受ける第２の導電形式の第４のトランジスタと、第２の電源電位のラインと所定のノードとの間に接続された第２のスイッチング素子と、所定のノードの電位が所定レベルよりも低い場合は、第１のスイッチング素子を導通させるとともに第２のスイッチング素子を非導通にして、出力ノードを基準電位にし、所定のノードの電位が所定レベルよりも高い場合は、第１のスイッチング素子を非導通にするとともに第２のスイッチング素子を導通させて、出力ノードを第２の電源電位にする出力回路とが設けられる。したがって、第１および第２のトランジスタでカレントミラー回路を構成し、第１および第２のスイッチング素子を設けたので、レベル変換動作の高速化、および低消費電力化が実現できる。さらに、第１の信号のレベルが低速で変化する場合から高速で変化する場合まで対応可能となり、レベル変換回路の汎用性が高くなる。

［実施の形態１］
図１は、この発明の実施の形態１によるレベル変換回路の構成を示す回路図である。図１において、このレベル変換回路は、入力端子１、出力端子２、ＰチャネルＭＯＳトランジスタ３〜５、ＮチャネルＭＯＳトランジスタ６〜８およびインバータ９〜１１を備える。

ＰチャネルＭＯＳトランジスタ３は、電源電位ＶＤＤＨのラインとノードＮ１との間に接続される。ＰチャネルＭＯＳトランジスタ４は、電源電位ＶＤＤＨのラインとノードＮ２との間に接続される。ＰチャネルＭＯＳトランジスタ３，４のゲートは、ともにノードＮ１に接続される。ＰチャネルＭＯＳトランジスタ３，４は、カレントミラー回路を構成し、ＰチャネルＭＯＳトランジスタ３に電流が流れると、ＰチャネルＭＯＳトランジスタ３，４の素子寸法に応じた大きさの電流がＰチャネルＭＯＳトランジスタ４に流れる。

ＮチャネルＭＯＳトランジスタ６，７は、ノードＮ１と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ８は、ノードＮ２と接地電位ＧＮＤのラインとの間に接続される。入力端子１は、ＮチャネルＭＯＳトランジスタ７のゲートに接続されるとともに、インバータ９を介してＮチャネルＭＯＳトランジスタ８のゲートに接続される。

インバータ１０，１１は、ノードＮ２と出力端子２との間に直列接続される。ＰチャネルＭＯＳトランジスタ５は、電源電位ＶＤＤＨのラインとノードＮ２との間に接続される。インバータ１０とインータ１１との間のノードＮ３は、ＰチャネルＭＯＳトランジスタ５のゲートに接続されるとともに、ＮチャネルＭＯＳトランジスタ６のゲートに接続される。インバータ１０，１１は、ノードＮ２の電位に応じて、ＰチャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳトランジスタ６のオン／オフ制御を行なうとともに、出力信号の論理レベルを切替える出力回路を構成する。

ここで、電源電位ＶＤＤＨは高電位（たとえば、３．３Ｖ）、電源電位ＶＤＤＬは低電位（たとえば、１．２Ｖ）である。インバータ９は電源電位ＶＤＤＬで駆動され、インバータ１０，１１は電源電位ＶＤＤＨで駆動される。インバータ９〜１１は、入力された信号の論理レベルを反転させて出力する。

図２は、図１に示したレベル変換回路の動作を示すタイムチャートである。図２において、入力信号および出力信号の電位変化と、消費電流の変化の様子を示す。なお、ここで示す消費電流は、入力信号の周波数を２５ＭＨｚ、出力端子２の付加容量を１ｐＦとした場合におけるシミュレーション結果である。

時刻ｔ１において、入力信号が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（ＶＤＤＬ）に立上げられる。これに応じて、ＮチャネルＭＯＳトランジスタ７が導通し、ＮチャネルＭＯＳトランジスタ８が非導通になる。

ここで、時刻ｔ１にノードＮ３の電位が「Ｈ」レベルであった場合、ＮチャネルＭＯＳトランジスタ６が導通しているため、ノードＮ１の電位が低下して、ＰチャネルＭＯＳトランジスタ３に電流が流れる。これに応じて、ＰチャネルＭＯＳトランジスタ４に電流が流れる。また、このときＮチャネルＭＯＳトランジスタ８が非導通になっているため、ノードＮ２の電位が上昇する。ノードＮ２の電位がインバータ１０のしきい値電圧よりも高くなると、インバータ１０によってノードＮ３の電位が「Ｌ」レベル（０Ｖ）に立下げられ、インバータ１１によって出力端子２の電位が「Ｈ」レベル（ＶＤＤＨ）に立上げられる。さらに、ノードＮ３の電位が「Ｌ」レベルに立下げられたことに応じて、ＰチャネルＭＯＳトランジスタ５が導通して、ノードＮ２の電位が「Ｈ」レベル（ＶＤＤＨ）にされる。また、ＮチャネルＭＯＳトランジスタ６が非導通になって、ＰチャネルＭＯＳトランジスタ３，４に流れる電流が０Ａになる。したがって、このレベル変換回路の消費電流は、時刻ｔ１において瞬間的に大きくなった後、０Ａまで減少する。

一方、図示しないが、時刻ｔ１にノードＮ３の電位が「Ｌ」レベルであった場合、ＮチャネルＭＯＳトランジスタ６が非導通になっているため、ＰチャネルＭＯＳトランジスタ３，４には電流が流れないが、ＰチャネルＭＯＳトランジスタ５が導通しているため、ノードＮ２の電位が「Ｈ」レベル（ＶＤＤＨ）にされている。このため、インバータ１０によってノードＮ３の電位が「Ｌ」レベル（０Ｖ）にされ、インバータ１１によって出力端子２の電位が「Ｈ」レベル（ＶＤＤＨ）にされる。

次に、時刻ｔ２において、入力信号が「Ｈ」レベル（ＶＤＤＬ）から「Ｌ」レベル（０Ｖ）に立下げられる。これに応じて、ＮチャネルＭＯＳトランジスタ７が非導通になり、ＮチャネルＭＯＳトランジスタ８が導通する。ここで、ＮチャネルＭＯＳトランジスタ７が非導通になるため、ＮチャネルＭＯＳトランジスタ６の導通状態に係らず、ＰチャネルＭＯＳトランジスタ３，４には電流が流れない。このとき、ＮチャネルＭＯＳトランジスタ８が導通したことに応じて、ノードＮ２の電位が「Ｌ」レベル（０Ｖ）に立下げられる。これに応じて、インバータ１０によってノードＮ３の電位が「Ｈ」レベル（ＶＤＤＨ）に立上げられ、インバータ１１によって出力端子２の電位が「Ｌ」レベル（０Ｖ）に立下げられる。さらに、ノードＮ３の電位が「Ｈ」レベルに立上げられことに応じて、ＰチャネルＭＯＳトランジスタ５が非導通になる。また、ＮチャネルＭＯＳトランジスタ６が導通し、次に入力信号が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（ＶＤＤＬ）に立上げられた場合の動作の準備ができる。したがって、このレベル変換回路の消費電流は、時刻ｔ２において瞬間的に大きくなった後、０Ａまで減少する。

図３は、従来のレベル変換回路の構成を示す回路図であって、図１と対比される図である。図３のレベル変換回路を参照して、図１のレベル変換回路と異なる点は、ＮチャネルＭＯＳトランジスタ６およびＰチャネルＭＯＳトランジスタ５が削除されている点と、ＰチャネルＭＯＳトランジスタ３のゲートがノードＮ２に接続されている点である。なお、図３において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。

再び図２を参照して、従来のレベル変換回路の出力信号の電位変化と、消費電流の変化の様子を点線で示す。時刻ｔ１において、入力信号が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（ＶＤＤＬ）に立上げられる。これに応じて、ＮチャネルＭＯＳトランジスタ７が導通し、ＮチャネルＭＯＳトランジスタ８が非導通になる。ここで、ＮチャネルＭＯＳトランジスタ７が導通したことに応じてノードＮ１の電位が低下し、ＰチャネルＭＯＳトランジスタ４に電流が流れる。このとき、ＮチャネルＭＯＳトランジスタ８が非導通になっているため、ノードＮ２の電位が上昇する。これに応じて、ＰチャネルＭＯＳトランジスタ３が非導通になり、ノードＮ１の電位が「Ｌ」レベル（０Ｖ）まで低下する。また、ＰチャネルＭＯＳトランジスタ４に流れる電流が増大して、ノードＮ２の電位が「Ｈ」レベル（ＶＤＤＨ）まで上昇する。

時刻ｔ１から所定時間経過後の時刻ｔ１１において、ノードＮ２の電位がインバータ１０のしきい値電圧よりも高くなったことに応じて、インバータ１０によってノードＮ３の電位が「Ｌ」レベル（０Ｖ）に立下げられ、インバータ１１によって出力端子２の電位が「Ｈ」レベル（ＶＤＤＨ）に立上げられる。したがって、このレベル変換回路の消費電流は、時刻ｔ１から時刻ｔ１１までの期間において所定レベルにされ、時刻ｔ１１において瞬間的に大きくなった後、０Ａまで減少する。

次に、時刻ｔ２において、入力信号が「Ｈ」レベル（ＶＤＤＬ）から「Ｌ」レベル（０Ｖ）に立下げられる。これに応じて、ＮチャネルＭＯＳトランジスタ７が非導通になり、ＮチャネルＭＯＳトランジスタ８が導通する。ここで、ＮチャネルＭＯＳトランジスタ８が導通したことに応じてノードＮ２の電位が低下し、ＰチャネルＭＯＳトランジスタ３に電流が流れる。このとき、ＮチャネルＭＯＳトランジスタ７が非導通になっているため、ノードＮ１の電位が上昇する。これに応じて、ＰチャネルＭＯＳトランジスタ４が非導通になり、ノードＮ２の電位が「Ｌ」レベル（０Ｖ）まで低下する。また、ＰチャネルＭＯＳトランジスタ３に流れる電流が増大して、ノードＮ１の電位が「Ｈ」レベル（ＶＤＤＨ）まで上昇する。

時刻ｔ２から所定時間経過後の時刻ｔ１２において、ノードＮ２の電位がインバータ１０のしきい値電圧よりも低くなったことに応じて、インバータ１０によってノードＮ３の電位が「Ｈ」レベル（ＶＤＤＨ）に立上げられ、インバータ１１によって出力端子２の電位が「Ｌ」レベル（０Ｖ）に立下げられる。したがって、このレベル変換回路の消費電流は、時刻ｔ２から時刻ｔ１２までの期間において所定レベルにされ、時刻ｔ１２において瞬間的に大きくなった後、０Ａまで減少する。

したがって、従来のレベル変換回路では、レベル変換動作に要する時間が長く、消費電力が大きいという問題があった。さらに、入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合に、出力信号の論理レベルが切替えられるのに要する時間（ｔ１１−ｔ１）と、入力信号が「Ｈ」レベルから「Ｌ」レベルに立下げられた場合に、出力信号の論理レベルが切替えられるのに要する時間（ｔ１２−ｔ２）とを同一にするのが難しかった。これは、以下の理由による。

時刻ｔ１において、入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられたときに、ＮチャネルＭＯＳトランジスタ７が導通してノードＮ１の電位を低下させるためには、ＮチャネルＭＯＳトランジスタ７の電流駆動能力をＰチャネルＭＯＳトランジスタ３の電流駆動能力よりも大きくする必要がある。これは、時刻ｔ１までの期間において、ＰチャネルＭＯＳトランジスタ３が導通しているため、時刻ｔ１において、瞬間的にＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ７の両方が導通する状態になるからである。

次に、時刻ｔ２において、入力信号が「Ｈ」レベルから「Ｌ」レベルに立下げられたときに、ＮチャネルＭＯＳトランジスタ８が導通してノードＮ２の電位を低下させるためには、ＮチャネルＭＯＳトランジスタ８の電流駆動能力をＰチャネルＭＯＳトランジスタ４の電流駆動能力よりも大きくする必要がある。これは、時刻ｔ１から時刻ｔ２までの期間において、ＰチャネルＭＯＳトランジスタ４が導通しているため、時刻ｔ２において、瞬間的にＰチャネルＭＯＳトランジスタ４とＮチャネルＭＯＳトランジスタ８の両方が導通する状態になるからである。

しかし、このように各トランジスタの電流駆動能力に差をつけることによって、入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合と、入力信号が「Ｈ」レベルから「Ｌ」レベルに立下げられた場合とで、レベル変換動作の特性に違いが生じてしまう。このように、電源電位ＶＤＤＬと電源電位ＶＤＤＨとの差が大きい場合、レベル変換動作に要する時間に差が生じやすかった。

そこで、この実施の形態１では、ＰチャネルＭＯＳトランジスタ３，４でカレントミラー回路を構成し、ＮチャネルＭＯＳトランジスタ６とＰチャネルＭＯＳトランジスタ５を追加した。これにより、従来のレベル変換回路に比べて、レベル変換動作の高速化、および低消費電力化が実現できる（図２参照）。より具体的には、入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合に、ＮチャネルＭＯＳトランジスタ６が非導通になるため、ＰチャネルＭＯＳトランジスタ３，４にリーク電流が流れるのが防止され、消費電力が小さくなる。また、入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合に、ＰチャネルＭＯＳトランジスタ５が導通することによって、ノードＮ２の電位が「Ｈ」レベル（ＶＤＤＨ）に固定されるため、ノードＮ２の電位が不安定な状態になるのが防止される。これは、通常動作モードから低消費電力モードに移行する機能を備えたＬＳＩに対応させる場合に効果的である。すなわち、入力信号のレベルが低速で変化する場合（低周波数の信号）から、高速で変化する場合（高周波数の信号）まで低消費電流かつ高速応答が可能となり、レベル変換回路の汎用性が高くなる。

なお、レベル変換の動作速度に影響を与えないようにするため、ＰチャネルＭＯＳトランジスタ５の電流駆動能力をＮチャネルＭＯＳトランジスタ８の電流駆動能力よりも十分に小さくする。これにより、入力信号が「Ｈ」レベルから「Ｌ」レベルに立下げられてＮチャネルＭＯＳトランジスタ８が導通したときに、ノードＮ２の電位は素早く低下する。

また、ここでは、ＮチャネルＭＯＳトランジスタ６をＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ７との間に設けた場合について説明したが、ＮチャネルＭＯＳトランジスタ６をＮチャネルＭＯＳトランジスタ７と接地電位ＧＮＤのラインとの間に設けてもよい。この場合も、同様の効果が得られる。

さらに、ここでは、インバータ９を入力端子１とＮチャネルＭＯＳトランジスタ８のゲートとの間に設けた場合について説明したが、インバータ９を入力端子１とＮチャネルＭＯＳトランジスタ７のゲートとの間に設けてもよい。この場合も同様の効果が得られる。

図４は、図１に示したレベル変換回路のレイアウトを示す平面図である。図４において、ｐウェル領域１０１には、ＮチャネルＭＯＳトランジスタ６，７，８が配置される。ｎウェル領域１０２には、ＰチャネルＭＯＳトランジスタ３，４，５およびインバータ１０，１１を構成するＰチャネルＭＯＳトランジスタ１０ａ，１１ａが配置される。ｐウェル領域１０３には、インバータ１０，１１を構成するＮチャネルＭＯＳトランジスタ１０ｂ，１１ｂが配置される。ｐウェル領域１０１，１０３およびｎウェル領域１０２には、活性領域ＡＦ、ゲート電極ＧＥ、第１層金属配線ＭＬ１および第２層金属配線ＭＬ２が形成される。第１層および第２層金属配線は、たとえばアルミ配線である。

ｐウェル領域１０１において、ＮチャネルＭＯＳトランジスタ６のゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＰチャネルＭＯＳトランジスタ５のゲート電極ＧＥに接続される。ＮチャネルＭＯＳトランジスタ６のドレインは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＰチャネルＭＯＳトランジスタ３のゲート電極ＧＥに接続され、ＮチャネルＭＯＳトランジスタ６のソースは、ＮチャネルＭＯＳトランジスタ７のドレインに接続される。ＮチャネルＭＯＳトランジスタ７のゲート電極ＧＥは、第１層金属配線ＭＬ１を介して入力端子１に接続される。ＮチャネルＭＯＳトランジスタ７のソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して接地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタ８のゲート電極ＧＥは、第１層金属配線ＭＬ１を介してインバータ９の出力ノードに接続される。ＮチャネルＭＯＳトランジスタ８のドレインは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＰチャネルＭＯＳトランジスタ５のドレインに接続され、ＮチャネルＭＯＳトランジスタ８のソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して接地電位ＧＮＤのラインに接続される。このＮチャネルＭＯＳトランジスタ８は、２列に配置されている。

ｎウェル領域１０２において、ＰチャネルＭＯＳトランジスタ５のゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してインバータ１１を構成するＰチャネルＭＯＳトランジスタ１１ａのゲート電極ＧＥに接続される。ＰチャネルＭＯＳトランジスタ５のソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続され、ＰチャネルＭＯＳトランジスタ５のドレインは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してインバータ１０を構成するＰチャネルＭＯＳトランジスタ１０ａのゲート電極ＧＥに接続される。ＰチャネルＭＯＳトランジスタ３のゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してそのドレインに接続される。ＰチャネルＭＯＳトランジスタ３のソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続される。ＰチャネルＭＯＳトランジスタ４のゲート電極ＧＥは、第１層金属配線ＭＬ１を介してＰチャネルＭＯＳトランジスタ３のゲート電極ＧＥに接続される。ＰチャネルＭＯＳトランジスタ４のソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続され、ＰチャネルＭＯＳトランジスタ４のドレインは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してインバータ１０を構成するＰチャネルＭＯＳトランジスタ１０ａのゲート電極ＧＥに接続される。

ｎウェル領域１０２およびｐウェル領域１０３において、インバータ１０を構成するＰチャネルＭＯＳトランジスタ１０ａのゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ１０ｂのゲート電極ＧＥに接続される。ＰチャネルＭＯＳトランジスタ１０ａのソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続され、ＰチャネルＭＯＳトランジスタ１０ａのドレインは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ１０ｂのドレインに接続される。ＮチャネルＭＯＳトランジスタ１０ｂのソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して接地電位ＧＮＤのラインに接続される。インバータ１１を構成するＰチャネルＭＯＳトランジスタ１１ａのゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ１１ｂのゲート電極ＧＥに接続される。ＰチャネルＭＯＳトランジスタ１１ａのソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続され、ＰチャネルＭＯＳトランジスタ１１ａのドレインは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ１１ｂのドレインに接続される。ＮチャネルＭＯＳトランジスタ１１ｂのソースは第１層および第２層金属配線ＭＬ１，ＭＬ２を介して接地電位ＧＮＤのラインに接続され、ＮチャネルＭＯＳトランジスタ１１ｂのドレインは出力端子２に接続される。

なお、各トランジスタのゲート電極ＧＥは、すべて同一の方向に揃えられる（図では水平方向）。これにより、トランジスタの製造バラツキが抑えられる。

図示しないが、インバータ９を構成するＰチャネルＭＯＳトランジスタ９ａおよびＮチャネルＭＯＳトランジスタ９ｂは、別の領域に配置される。インバータ９は、電源電位ＶＤＤＨの電源系統とは異なる電源電位ＶＤＤＬの電源系統を用いる。

ここで、トランジスタ３〜８のゲート長をＬ３〜Ｌ８、トランジスタ１０ａ，１０ｂ，１１ａ１１ｂのゲート長をＬ１０ａ，Ｌ１０ｂ，Ｌ１１ａ，Ｌ１１ｂとし、トランジスタ３〜８のゲート幅をＷ３〜Ｗ８、トランジスタ１０ａ，１０ｂ，１１ａ１１ｂのゲート幅をＷ１０ａ，Ｗ１０ｂ，Ｗ１１ａ，Ｗ１１ｂとする。

図５は、図４に示したＰチャネルＭＯＳトランジスタ３の部分拡大図である。図５を参照して、ＰチャネルＭＯＳトランジスタ３のゲート幅Ｗ３は、ＰチャネルＭＯＳトランジスタ３のゲート電極ＧＥと活性領域ＡＦの重なっている部分の長さ（図５で水平方向の長さ）に相当する。

図６は、図５のＶＩ−ＶＩ線断面図である。図６を参照して、ｎウェル１０２上にｐ＋領域であるソースおよびドレインが形成される。さらに、ｎウェル１０２上にはポリシリコンなどの酸化膜が積層され、酸化膜上にはゲート電極ＧＥが積層される。ｐ＋領域であるソースおよびドレインの上部には、それぞれコンタクトホールＣＨを介して第１層の金属配線層ＭＬ１が形成される。さらに、第１層の金属配線層ＭＬ１の上部には、スルーホールＴＨを介して第２層の金属配線層ＭＬ２が形成される。ＰチャネルＭＯＳトランジスタ３のゲート長Ｌ３は、ｐ＋領域であるソースとドレインの間の距離に相当する。

表１に、図４に示した各トランジスタのゲート長およびゲート幅の一例を示す。なお、トランジスタ９ａ，９ｂは、それぞれ図１に示したインバータ９を構成するＰチャネルＭＯＳトランジスタ９ａおよびＮチャネルＭＯＳトランジスタ９ｂを示している。

表１を参照して、ＰチャネルＭＯＳトランジスタ４のゲート幅Ｗ４（たとえば、７．０μｍ）は、ＰチャネルＭＯＳトランジスタ３のゲート幅Ｗ３（たとえば、１．０μｍ）よりも長くする。好ましくは、約３〜８倍程度にする。これにより、ＰチャネルＭＯＳトランジスタ３，４が構成するカレントミラー回路において、入力電流が適切なレベルに増幅される。また、ＮチャネルＭＯＳトランジスタ８のゲート幅Ｗ８（たとえば、７．０μｍ）は、ＮチャネルＭＯＳトランジスタ７のゲート幅Ｗ７（たとえば、２．０μｍ）よりも長くする。好ましくは、約１．１〜４倍程度にする。また、ＮチャネルＭＯＳトランジスタ６のゲート幅Ｗ６とＮチャネルＭＯＳトランジスタ７のゲート幅Ｗ７とを同じにする（たとえば、２．０μｍ）。

ＰチャネルＭＯＳトランジスタ５のゲート幅Ｗ５（たとえば、０．４μｍ）は、ＮチャネルＭＯＳトランジスタ８のゲート幅Ｗ８（たとえば、７．０μｍ）よりも十分に短くする。好ましくは、約０．０３〜０．２倍程度にする。また、ＰチャネルＭＯＳトランジスタ５のゲート長Ｌ５（たとえば、０．５μｍ）は、ＮチャネルＭＯＳトランジスタ８のゲート長Ｌ８（たとえば、０．４μｍ）よりも長くする。好ましくは、約１．１〜１．５倍程度にする。これにより、ＰチャネルＭＯＳトランジスタ５の電流駆動能力は、ＮチャネルＭＯＳトランジスタ８の電流駆動能力よりも十分に小さくなる。したがって、図２を用いて説明したように、入力信号が「Ｈ」レベルから「Ｌ」レベルに立下げられてＮチャネルＭＯＳトランジスタ８が導通したときに、ノードＮ２の電位は素早く低下する。

インバータ９を構成するＰチャネルＭＯＳトランジスタ９ａおよびＰチャネルＭＯＳトランジスタ９ｂのゲート長Ｌ９ａ，Ｌ９ｂ（たとえば、０．１μｍ）は、他のトランジスタのゲート長（たとえば、０．４μｍ）よりも短くする。好ましくは、約０．２〜０．５倍程度にする。これは、インバータ９が、電源電位ＶＤＤＨよりも低い電源電位ＶＤＤＬの電源系統を使用しているからである。

［実施の形態１の変更例］
図７は、この発明の実施の形態１の変更例によるレベル変換回路の構成を示す回路図であって、図１と対比される図である。図７のレベル変換回路を参照して、図１のレベル変換回路と異なる点は、ＮチャネルＭＯＳトランジスタ６がＰチャネルＭＯＳトランジスタ２１で置換されている点である。なお、図７において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。

ＰチャネルＭＯＳトランジスタ２１は、そのソースがノードＮ１に接続され、そのドレインがＮチャネルＭＯＳトランジスタ７のドレインに接続され、そのゲートが出力端子２に接続される。このＰチャネルＭＯＳトランジスタ２１は、入力信号が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（ＶＤＤＬ）に立上げられたことに応じて、出力端子２の電位が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（ＶＤＤＨ）に立上げられると非導通になる。また、入力信号が「Ｈ」レベル（ＶＤＤＬ）から「Ｌ」レベル（０Ｖ）に立下げられたことに応じて、出力端子２の電位が「Ｈ」レベル（ＶＤＤＨ）から「Ｌ」レベル（０Ｖ）に立下げられると導通する。

したがって、図７に示したレベル変換回路は、図１に示したレベル変換回路と同様のレベル変換動作を行ない、その動作を示すタイムチャートは図２と同じになる。このため、この実施の形態１の変更例では、実施の形態１の場合と同様に、高速なレベル変換動作が可能で低消費電力、かつ汎用性の高いレベル変換回路が実現できる。

［実施の形態２］
図８は、この発明の実施の形態２によるレベル変換回路の構成を示す回路図であって、図１と対比される図である。図８のレベル変換回路を参照して、図１のレベル変換回路と異なる点は、ＰチャネルＭＯＳトランジスタ３１が追加されている点である。なお、図８において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。

ＰチャネルＭＯＳトランジスタ３１は、電源電位ＶＤＤＨのラインとノードＮ１との間に接続される。ＰチャネルＭＯＳトランジスタ３１のゲートは、出力端子２に接続される。入力信号が「Ｈ」レベル（ＶＤＤＬ）から「Ｌ」レベル（０Ｖ）に立下げられた場合、ＮチャネルＭＯＳトランジスタ７が非導通になり、ＮチャネルＭＯＳトランジスタ８が導通する。ここで、ＮチャネルＭＯＳトランジスタ７が非導通になっているため、ＮチャネルＭＯＳトランジスタ６の導通状態に係らず、ＰチャネルＭＯＳトランジスタ３，４には電流が流れない。

しかし、トランジスタの製造プロセスによるバラツキや回路のレイアウトに起因して、トランジスタの特性（しきい値電圧など）が設計値と異なる場合がある。この場合、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタ３に電流が流れないときでも、ＰチャネルＭＯＳトランジスタ４にわずかなリーク電流が流れることがある。

そこで、この実施の形態２では、ＰチャネルＭＯＳトランジスタ３１を設けて、ＰチャネルＭＯＳトランジスタ４にリーク電流が流れるのを防止する。より具体的には、入力信号が「Ｈ」レベル（ＶＤＤＬ）から「Ｌ」レベル（０Ｖ）に立下げられた場合、ＮチャネルＭＯＳトランジスタ８が導通したことに応じてノードＮ２の電位が低下する。ノードＮ２の電位がインバータ１０のしきい値電圧よりも低くなったことに応じて、インバータ１０によってノードＮ３の電位が「Ｈ」レベル（ＶＤＤＨ）に立上げられ、インバータ１１によって出力端子２の電位が「Ｌ」レベル（０Ｖ）に立下げられる。これに応じて、ＰチャネルＭＯＳトランジスタ３１が導通して、ノードＮ１が「Ｈ」レベル（ＶＤＤＨ）にされる。このため、ＰチャネルＭＯＳトランジスタ３，４が確実に非導通にされる。これにより、ＰチャネルＭＯＳトランジスタ４にリーク電流が流れるのが防止される。したがって、レベル変換回路の更なる低消費電力化が実現できる。

なお、レベル変換の動作速度に影響を与えないようにするため、ＰチャネルＭＯＳトランジスタ３１の電流駆動能力を十分に小さくする。

また、ここでは、ＰチャネルＭＯＳトランジスタ３１のゲートを出力端子２に接続した場合について説明したが、ＰチャネルＭＯＳトランジスタ３１のゲートをノードＮ２に接続してもよい。

図９は、ＰチャネルＭＯＳトランジスタ３１のゲートをノードＮ２に接続した場合のレベル変換回路の構成を示す回路図である。図８ではノードＮ２がインバータ１０，１１を介してＰチャネルＭＯＳトランジスタ３１のゲートに接続されているのに対して、この図９ではノードＮ２がＰチャネルＭＯＳトランジスタ３１のゲートに直接接続されている。このため、インバータ１０，１１による遅延がなく、より早い段階でＰチャネルＭＯＳトランジスタ３１にフィードバックがかかる。

図１０は、図９に示したレベル変換回路のレイアウトを示す平面図である。図１０において、ｎウェル領域１１１には、ＰチャネルＭＯＳトランジスタ３，４，５，３１およびインバータ１０を構成するＰチャネルＭＯＳトランジスタ１０ａが配置される。ｐウェル領域１１２には、ＰチャネルＭＯＳトランジスタ６，７，８およびインバータ１０を構成するＮチャネルＭＯＳトランジスタ１０ｂが配置される。ｎウェル領域１１１およびｐウェル領域１１２には、活性領域ＡＦ、ゲート電極ＧＥ、第１層金属配線ＭＬ１および第２層金属配線ＭＬ２が形成される。なお、インバータ１１を構成するＰチャネルＭＯＳトランジスタ１１ａおよびＮチャネルＭＯＳトランジスタ１１ｂの配置構成は、インバータ１０を構成するＰチャネルＭＯＳトランジスタ１０ａおよびＮチャネルＭＯＳトランジスタ１０ｂの配置構成と同様であるため、ここでは省略する。

ｎウェル領域１１１において、ＰチャネルＭＯＳトランジスタ３のゲート電極ＧＥは、第１層金属配線ＭＬ１を介してそのドレインに接続される。ＰチャネルＭＯＳトランジスタ３のソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続される。ＰチャネルＭＯＳトランジスタ４のゲート電極ＧＥは、第１層金属配線ＭＬ１を介してＰチャネルＭＯＳトランジスタ３のゲート電極ＧＥに接続される。ＰチャネルＭＯＳトランジスタ４のソースは第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続され、ＰチャネルＭＯＳトランジスタ４のドレインは第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ８のドレインに接続される。

ＰチャネルＭＯＳトランジスタ５のゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ６のゲート電極ＧＥに接続される。ＰチャネルＭＯＳトランジスタ５のソースは第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続され、ＰチャネルＭＯＳトランジスタ５のドレインは第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＰチャネルＭＯＳトランジスタ４のドレインに接続される。ＰチャネルＭＯＳトランジスタ３１のゲート電極ＧＥは、第１層金属配線ＭＬ１を介してＰチャネルＭＯＳトランジスタ５のドレインに接続される。ＰチャネルＭＯＳトランジスタ３１のソースは第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続され、ＰチャネルＭＯＳトランジスタ３１のドレインは第１層金属配線ＭＬ１を介してＰチャネルＭＯＳトランジスタ３のドレインに接続される。

ｎウェル領域１１１およびｐウェル領域１１２において、インバータ１０を構成するＰチャネルＭＯＳトランジスタ１０ａのゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ１０ｂのゲート電極ＧＥに接続される。ＰチャネルＭＯＳトランジスタ１０ａのソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して電源電位ＶＤＤＨのラインに接続され、ＰチャネルＭＯＳトランジスタ１０ａのドレインは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ１０ｂのドレインに接続されるとともに、インバータ１１の入力ノードに接続される。ＮチャネルＭＯＳトランジスタ１０ｂのソースは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１０ａは４列に配置され、ＮチャネルＭＯＳトランジスタ１０ｂは２列に配置されている。

ｐウェル領域１１２において、ＮチャネルＭＯＳトランジスタ６のゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＮチャネルＭＯＳトランジスタ１０ｂのドレインに接続される。ＮチャネルＭＯＳトランジスタ６のドレインは第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＰチャネルＭＯＳトランジスタ４のゲート電極ＧＥに接続され、ＮチャネルＭＯＳトランジスタ６のソースはＮチャネルＭＯＳトランジスタ７のドレインに接続される。ＮチャネルＭＯＳトランジスタ７のゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介して入力端子１に接続される。ＮチャネルＭＯＳトランジスタ７のソースは第１層および第２層金属配線ＭＬ１，ＭＬ２を介して接地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタ８のゲート電極ＧＥは、第１層および第２層金属配線ＭＬ１，ＭＬ２を介してインバータ９の出力ノードに接続される。ＮチャネルＭＯＳトランジスタ８のドレインは第１層および第２層金属配線ＭＬ１，ＭＬ２を介してＰチャネルＭＯＳトランジスタ４のドレインに接続され、ＮチャネルＭＯＳトランジスタ８のソースは第１層および第２層金属配線ＭＬ１，ＭＬ２を介して接地電位ＧＮＤのラインに接続される。

なお、各トランジスタのゲート電極ＧＥは、すべて同一の方向に揃えられる（図では垂直方向）。これにより、トランジスタの製造バラツキが抑えられる。

表２に、図１０に示した各トランジスタのゲート長およびゲート幅の一例を示す。なお、トランジスタ９ａ，９ｂは、それぞれ図９に示したインバータ９を構成するＰチャネルＭＯＳトランジスタ９ａおよびＮチャネルＭＯＳトランジスタ９ｂを示している。また、トランジスタ１１ａ，１１ｂは、それぞれ図９に示したインバータ１１を構成するＰチャネルＭＯＳトランジスタ１１ａおよびＮチャネルＭＯＳトランジスタ１１ｂを示している。

表２を参照して、ＰチャネルＭＯＳトランジスタ３１のゲート幅Ｗ３１（たとえば、０．４μｍ）は、ＮチャネルＭＯＳトランジスタ７のゲート幅Ｗ７（たとえば、５．５μｍ）よりも十分に短くする。好ましくは、約０．０３〜０．２倍程度にする。これにより、ＰチャネルＭＯＳトランジスタ３１の電流駆動能力は、ＮチャネルＭＯＳトランジスタ７の電流駆動能力よりも十分に小さくなる。したがって、入力信号が「Ｌ」レベルから「Ｈ」レベルに立上げられてＮチャネルＭＯＳトランジスタ７が導通したときに、ノードＮ１の電位は素早く低下する。

なお、他のトランジスタのゲート幅Ｗおよびゲート長Ｌの大小関係については、表１を用いて説明した場合と同様であるため、ここでは説明を省略する。

［実施の形態２の変更例］
図１１は、この発明の実施の形態２の変更例によるレベル変換回路の構成を示す回路図であって、図９と対比される図である。図１１のレベル変換回路を参照して、図９のレベル変換回路と異なる点は、ＮチャネルＭＯＳトランジスタ６がＰチャネルＭＯＳトランジスタ４１で置換されている点である。なお、図１１において、図９と対応する部分においては同一符号を付し、その詳細説明を省略する。

ＰチャネルＭＯＳトランジスタ４１は、そのソースがノードＮ１に接続され、そのドレインがＮチャネルＭＯＳトランジスタ７のドレインに接続され、そのゲートが出力端子２に接続される。このＰチャネルＭＯＳトランジスタ４１は、入力信号が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（ＶＤＤＬ）に立上げられたことに応じて、出力端子２の電位が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（ＶＤＤＨ）に立上げられると非導通になる。また、入力信号が「Ｈ」レベル（ＶＤＤＬ）から「Ｌ」レベル（０Ｖ）に立下げられたことに応じて、出力端子２の電位が「Ｈ」レベル（ＶＤＤＨ）から「Ｌ」レベル（０Ｖ）に立下げられると導通する。

したがって、図１１に示したレベル変換回路は、図９に示したレベル変換回路と同様のレベル変換動作を行なう。このため、この実施の形態２の変更例では、実施の形態２の場合と同様に、ＰチャネルＭＯＳトランジスタ４にリーク電流が流れるのが防止される。これにより、レベル変換回路の更なる低消費電力化が実現できる。

ここでは、ＰチャネルＭＯＳトランジスタ３１のゲートを出力端子２に接続した場合を示しているが、ＰチャネルＭＯＳトランジスタ３１のゲートをノードＮ２に接続してもよい。

なお、今回示した実施の形態では、入力信号の電圧レベルを電源電位ＶＤＤＬから電源電位ＶＤＤＨ（＞ＶＤＤＬ）に変換するレベル変換回路について説明したが、２つの電源系統を入替えてもよい。すなわち、入力信号の電圧レベルを電源電位ＶＤＤＨから電源電位ＶＤＤＬ（＜ＶＤＤＨ）に変換するレベル変換回路としてもよい。また、２つの電源系統の電源電位を同一にしてもよい。いずれの場合でも、カレントミラー回路の構成を利用していることにより、図３に示したような構成に比べて、高速なスイッチング動作および低消費電力化が実現できる。

また、同一の半導体チップ上に複数種類のレベル変換回路を組合せて配置してもよい。たとえば、それぞれ電源電位の異なる３つの電源系統を使用する場合、各電源電位に応じて図１に示したレベル変換回路や図８に示したレベル変換回路を使い分けて配置してもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるレベル変換回路の構成を示す回路図である。 図１に示したレベル変換回路の動作を示すタイムチャートである。 従来のレベル変換回路の構成を示す回路図である。 図１に示したレベル変換回路のレイアウトを示す平面図である。 図４に示したＰチャネルＭＯＳトランジスタ３の部分拡大図である。 図５のＸ−Ｘ線断面図である。 この発明の実施の形態１の変更例によるレベル変換回路の構成を示す回路図である。 この発明の実施の形態２によるレベル変換回路の構成を示す回路図である。 ＰチャネルＭＯＳトランジスタ３１のゲートをノードＮ２に接続した場合のレベル変換回路の構成を示す回路図である。 図９に示したレベル変換回路のレイアウトを示す平面図である。 この発明の実施の形態２の変更例によるレベル変換回路の構成を示す回路図である。

符号の説明

１ 入力端子、２ 出力端子、３〜５，２１，３１，４１ ＰチャネルＭＯＳトランジスタ、６〜８ ＮチャネルＭＯＳトランジスタ、９〜１１ インバータ、１０１，１０３，１１２ ｐウェル領域、１０２，１１１ ｎウェル領域、ＡＦ 活性領域、ＧＥ ゲート電極、ＭＬ１ 第１層金属配線、ＭＬ２ 第２層金属配線、Ｗ ゲート幅、Ｌ ゲート長、ＣＨ コンタクトホール、ＴＨ スルーホール。

Claims (11)

1. その第１の論理レベルが基準電位であり、その第２の論理レベルが第１の電源電位である第１の信号を、その第１の論理レベルが前記基準電位であり、その第２の論理レベルが第２の電源電位である第２の信号に変換して出力ノードに与えるレベル変換回路であって、
   その第１の電極が前記第２の電源電位を受け、そのゲート電極と第２の電極とが互いに接続された第１の導電形式の第１のトランジスタ、
   その第１の電極が前記第２の電源電位を受け、そのゲート電極が前記第１のトランジスタのゲート電極に接続され、その第２の電極が所定のノードに接続された第１の導電形式の第２のトランジスタ、
   そのゲート電極が前記第１の信号を受ける第２の導電形式の第３のトランジスタ、
   前記第１のトランジスタの第２の電極と前記基準電位のラインとの間に、前記第３のトランジスタと直列接続された第１のスイッチング素子、
   その第１の電極が前記所定のノードに接続され、そのゲート電極が前記第１の信号の反転信号を受け、その第２の電極が前記基準電位を受ける第２の導電形式の第４のトランジスタ、
   前記第２の電源電位のラインと前記所定のノードとの間に接続された第２のスイッチング素子、および
   前記所定のノードの電位が所定レベルよりも低い場合は、前記第１のスイッチング素子を導通させるとともに前記第２のスイッチング素子を非導通にして、前記出力ノードを前記基準電位にし、前記所定のノードの電位が前記所定レベルよりも高い場合は、前記第１のスイッチング素子を非導通にするとともに前記第２のスイッチング素子を導通させて、前記出力ノードを前記第２の電源電位にする出力回路を備えるレベル変換回路。
2. 前記出力回路は、
   前記所定のノードの電位が前記所定レベルよりも低い場合は、前記第２の電源電位を出力し、前記所定のノードの電位が前記所定レベルよりも高い場合は、前記基準電位を出力する第１のインバータ、および
   前記第１のインバータの出力電位が前記第２の電源電位の場合は、前記出力ノードを前記基準電位にし、前記第１のインバータの出力電位が前記基準電位の場合は、前記出力ノードを前記第２の電源電位にする第２のインバータを含み、
   前記第１のスイッチング素子は、そのゲート電極が前記第１のインバータの出力電位を受ける第２の導電形式の第５のトランジスタであり、
   前記第２のスイッチング素子は、その第１の電極が前記第２の電源電位を受け、そのゲート電極が前記第１のインバータの出力電位を受け、その第２の電極が前記所定のノードに接続された第１の導電形式の第６のトランジスタである、請求項１に記載のレベル変換回路。
3. 前記出力回路は、
   前記所定のノードの電位が前記所定レベルよりも低い場合は、前記第２の電源電位を出力し、前記所定のノードの電位が前記所定レベルよりも高い場合は、前記基準電位を出力する第１のインバータ、および
   前記第１のインバータの出力電位が前記第２の電源電位の場合は、前記出力ノードを前記基準電位にし、前記第１のインバータの出力電位が前記基準電位の場合は、前記出力ノードを前記第２の電源電位にする第２のインバータを含み、
   前記第１のスイッチング素子は、そのゲート電極が前記所定のノードまたは前記出力ノードのいずれかのノードに接続された第１の導電形式の第５のトランジスタであり、
   前記第２のスイッチング素子は、その第１の電極が前記第２の電源電位を受け、そのゲート電極が前記第１のインバータの出力電位を受け、その第２の電極が前記所定のノードに接続された第１の導電形式の第６のトランジスタである、請求項１に記載のレベル変換回路。
4. さらに、前記第２の電源電位のラインと前記第１および第２のトランジスタのゲート電極との間に接続された第３のスイッチング素子を備え、
   前記出力回路は、前記所定のノードの電位が前記所定レベルよりも低い場合は、前記第３のスイッチング素子を導通させ、前記所定のノードの電位が前記所定レベルよりも高い場合は、前記第３のスイッチング素子を非導通にする、請求項１から請求項３までのいずれかに記載のレベル変換回路。
5. 前記第３のスイッチング素子は、その第１の電極が前記第２の電源電位を受け、そのゲート電極が前記所定のノードまたは前記出力ノードのいずれかのノードに接続され、その第２の電極が前記第１および第２のトランジスタのゲート電極に接続された第１の導電形式の第７のトランジスタである、請求項４に記載のレベル変換回路。
6. 前記第６のトランジスタの電流駆動能力は、前記第４のトランジスタの電流駆動能力よりも小さい、請求項２または請求項３に記載のレベル変換回路。
7. 前記第６のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅よりも短い、請求項６に記載のレベル変換回路。
8. 前記第６のトランジスタのゲート長は、前記第４のトランジスタのゲート長よりも長い、請求項６に記載のレベル変換回路。
9. 前記第７のトランジスタの電流駆動能力は、前記第３のトランジスタの電流駆動能力よりも小さい、請求項５に記載のレベル変換回路。
10. 前記第７のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅よりも短い、請求項９に記載のレベル変換回路。
11. 前記第２の電源電位は、前記第１の電源電位よりも高い、請求項１から請求項１０までのいずれかに記載のレベル変換回路。

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