KR101171679B1

KR101171679B1 - 저누설 전력 검출 회로, 검출 시스템 및 검출 방법

Info

Publication number: KR101171679B1
Application number: KR1020110072251A
Authority: KR
Inventors: 웬한 왕
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2011-02-15
Filing date: 2011-07-21
Publication date: 2012-08-06
Also published as: CN102638254A; JP5310794B2; TWI448077B; TW201234777A; US8207755B1; CN102638254B; JP2012170041A

Abstract

트랜스미션 게이트, 피드백 채널 및 제어기를 포함하는 저누설 전력 검출 회로는 제 1전압 전위를 공급받는 제 1디바이스와 제 2전압 전위를 공급받는 제 2디바이스 사이에 배치된다. 제 1디바이스와 제 2디바이스 간의 전압 전위 불일치는 제 2디바이스의 입력 스테이지를 통해 흐르는 누설 전류를 야기할 수 있다.
저누설 전력 검출 회로를 채택함으로써, 제 1디바이스로부터 생성된 논리 하이 상태가 제 2전압 전위와 거의 동일한 진폭을 갖는 논리 하이 상태로 변환될 수 있다.

Description

저누설 전력 검출 회로, 검출 시스템 및 검출 방법{Low Leakage Power Detection Circuit, Detection System and Detection Method}

본 발명은 저누설 전력 검출 회로, 검출 시스템 및 검출 방법에 관한 것이다. 보다 상세하게는 높은 공급 전위를 통해 접지 공급 전위로 흐르는 누설 전류가 감소될 수 있는 저누설 전력 검출 회로, 검출 시스템 및 검출 방법에 관한 것이다.

이동 전화, 노트북 컴퓨터 및 이와 유사한 것과 같은, 다양한 배터리 전원 휴대용 디바이스들은 점점 인기를 더해간다. 각각의 휴대용 디바이스는 복수 개의 집적 회로들을 채택할 수 있다. 각각의 집적 회로는 다수 개의 트랜지스터들을 포함할 수 있다. 활성 모드(active mode)동안, 논리 상태의 변화는 트랜지스터의 게이트에 걸친 다수 회의 충전 및 방전 프로세스 및 트랜지스터의 출력 기생 커패시터 양단의 대응하는 전압 변화를 야기한다. 전술한 논리 상태 변화 동안 소산되는 에너지의 양은 트랜지스터의 물리적 특성 때문에 회피가능하다. 반면, 누설 전류는 집적 회로가 유휴 모드(idle mode)에 있을 때 주된 전력 손실이다. 집적 회로의 누설 전류는 여러 다양한 이유들로 야기될 수 있다. 그러나, 양호한 설계는 배터리 수명을 연장하기 위하여 누설 전류 전력 소모를 줄일 수 있다.

컴퓨터와 같은 전자 디바이스들은 특정 시동(power up) 시퀀스에 따라 시동될 수 있다. 예를 들어, 컴퓨터의 주변 디바이스들은 그것의 코어 디바이스보다 더 빨리 시동될 수도 있다. 주변 디바이스들의 조기 램프-업(early ramp-up)은 주변 디바이스들에 대한 고전압이 온되고 코어 디바이스에 대한 저전압이 오프되는 논리 상태를 야기할 수 있다. 대안적으로, 컴퓨터가 전력 절약 모드로 진입할 때, 컴퓨터의 시스템 관리 유닛은 전력 소비를 절약하기 위하여 소정의 저전압 레일(rail)들을 셧-다운(shut down) 할 수 있다. 어느 상황 하에서든, 소정의 논리 디바이스들은 고정된 논리 상태로 설정되지 않는다. 그 결과, 그에 따라 누설 전류가 유도될 수 있다.

부가하여, 다른 요인들이 집적 회로에서의 누설 전류에 기여할 수 있다. 직렬로 연결된 N-타입 금속 산화물 반도체(NMOS) 트랜지스터와 P-타입 금속 산화물 반도체(PMOS) 트랜지스터 사이의 직접적인 경로는 예를 들어, 2가지 전압 레벨을 갖는 집적 회로에서 누설전류의 주된 원인이다. 즉, 고전압 레벨(예를 들어, 3.3V)이 입력/출력(I/O) 디바이스들에 전력을 공급하기 위해 사용된다. 저전압 레벨(예를 들어, 1.2V)가 중앙처리유닛(CPU)과 같은 코어 디바이스에 전력을 공급하기 위해 사용된다. 2가지 전압 레벨들 간의 불일치는 논리 오류를 야기할 수 있다. 보다 상세하게, 직렬의 NMOS 트랜지스터 및 PMOS 트랜지스터를 갖는 I/O 버퍼는 코어 디바이스의 출력부로부터 부적절한 게이트 구동 전압 신호를 수신할 수 있다. 그러한 부적절한 게이트 구동 전압 신호는 고전압 레벨 하에서 동작하는 트랜지스터들에 대해 불확실한 논리를 야기하고, 코어 디바이스의 출력으로부터의 더 낮은 전압은 그것의 부적절한 전압 레벨로 인하여 NMOS 트랜지스터를 부분적으로 턴온시키고 PMOS 트랜지스터를 부분적으로 턴오프시킨다. NMOS 트랜지스터 및 PMOS 트랜지스터 양자 모두의 동시적인 전도는 다량의 누설 전류를 야기한다. 그러한 다량의 누설 전류는 전력 소비를 더 증가시킬 수 있다. 결과적으로, 휴대용 디바이스의 배터리 수명은 현저히 감소될 수 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 높은 공급 전위를 통해 접지 공급 전위로 흐르는 누설 전류가 감소될 수 있는 저누설 전력 검출 회로, 검출 시스템 및 검출 방법을 제공하는 데 그 목적이 있다.

상기와 같은 본 발명의 목적은 제 1 스위치; 및 제 2 스위치를 포함하고, 제 1 스위치는, 제어기의 출력부에 접속된 제 1 제어 단자; 버퍼의 출력부에 커플링된 제 2 제어 단자; 저전압 전위와 동일한 진폭을 가진 논리 하이(high) 상태를 갖는 신호를 수신하도록 접속된 제 1 단자; 및 고전압 전위와 동일한 진폭을 가진 논리 하이 상태를 생성하도록 구성되고 버퍼의 입력부에 커플링된 제 2 단자를 포함하고, 제 2 스위치는 버퍼의 출력부와 버퍼의 입력부 사이에 커플링되고, 제어기는 신호를 수신하도록 구성되는 저누설 전력 검출 회로를 제공함으로써 달성될 수 있다.

또한, 제 1 스위치는, 신호가 논리 로우 상태를 가질 때 제 1 스위치가 턴 온되고, 버퍼의 출력부가 고전압 전위를 가진 논리 하이 상태를 생성할 때까지 제 1 스위치가 온 상태로 남아 있도록 구성될 수 있다.

또한, 제 1 스위치는 신호가 논리 로우 상태로부터 논리 하이 상태로 변화할 때 신호의 이전의 논리 상태가 버퍼의 입력부로 전달되게 한 이후에 턴 오프되도록 구성될 수 있다.

또한, 제 2 스위치는 버퍼의 입력부가 버퍼의 출력부에 커플링되게 턴 온되도록 구성될 수 있다.

그리고, 제어기는 제어기의 출력을 생성하는 직렬인 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 갖는 제 1 블록 및 제 1 PMOS 트랜지스터를 구동하기 위한 전압 강하를 생성하는 직렬인 제 2 NMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 제 4 NMOS 트랜지스터를 갖는 제 2 블록을 더 포함할 수 있다.

한편, 본 발명의 목적은 입력 신호를 수신하고 저전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 갖는 신호를 생성하는 코어 버퍼; 및 저누설 전력 검출 회로를 포함하고, 저누설 전력 검출 회로는, 제 1 스위치; 및 제 2 스위치를 포함하고, 제 1 스위치는, 제어기의 출력부에 접속되는 제 1 제어 단자; 버퍼의 출력부에 커플링되는 제 2 제어 단자; 저전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 갖는 신호에 접속된 제 1 단자; 및 고전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 생성하도록 구성되고 버퍼의 입력부에 커플링된 제 2 단자를 포함하고, 제 2 스위치는 버퍼의 출력부와 버퍼의 입력부 사이에 커플링되며, 제어기는 신호를 수신하도록 구성되고, 버퍼는 직렬인 적어도 하나의 P-타입 금속 산화물 반도체(PMOS) 트랜지스터 및 N-타입 금속 산화물 반도체(NMOS) 트랜지스터를 포함하는 입력단을 갖는 저누설 전력 검출 시스템을 제공함으로써 달성될 수 있다.

그리고, 저누설 전력 검출 회로는 저누설 전력 검출 회로가 저전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 수신한 이후에 고전압 전위와 동일한 논리 하이 상태를 생성하도록 구성되고, 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 수신하는 것과 고전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 생성하는 것 사이에 지연이 존재하는 것을 특징으로 할 수 있다.

한편, 본 발명의 목적은 다른 카테고리로서, 저전압 전위가 공급된 코어 버퍼에 제 1 디지털 신호를 제공하는 단계; 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 가진 제 2 디지털 신호를 생성하는 단계; 코어 버퍼와 버퍼 사이에 커플링된 제 1 스위치를 통해 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 버퍼의 입력부로 전송하는 단계; 제 1 스위치를 턴 오프시키는 단계; 제 2 스위치를 경유하여 버퍼의 출력부를 버퍼의 입력부로 접속시키는 단계; 및 버퍼의 입력부에서 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 고전압 전위와 동일한 진폭을 가진 논리 하이 상태로 변환하는 단계를 포함하는 저누설 전력 검출 방법을 제공함으로써 달성될 수 있다.

또한, 저누설 전력 검출 방법은, 제 2 디지털 신호가 논리 로우 상태로부터 논리 하이 상태로 변화할 때 지연 이후에 제 1 스위치를 턴 오프하기 위해 제어 신호를 제공하는 단계를 더 포함하고, 지연은 제 1 스위치가 턴 오프되는 기간인 것을 특징으로 할 수 있다.

그리고, 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터 사이의 제 1 접합점에서 제어 신호를 생성하는 단계; 제 1 스위치의 제 1 제어 단자로 제어 신호를 전송하는 단계; 제 2 NMOS 트랜지스터와 제 3 NMOS 트랜지스터 사이의 제 2 접합점에서 PMOS 제어 신호를 생성하는 단계; 및 제 1 PMOS 트랜지스터의 게이트로 PMOS 제어 신호를 전송하는 단계를 더 포함할 수 있다.

본 발명인 저누설 전력 검출 회로는 높은 공급 전위를 통해 접지 공급 전위로 흐르는 누설 전류를 감소시킬 수 있는 효과가 있다.

또한, 코어 버퍼와 버퍼 사이에 저누설 전력 검출 회로를 채택함으로써 버퍼를 통해 흐르는 누설 전류가 현저히 감소될 수 있는 효과가 있다.

그리고, 제 1전압 전위를 공급받는 제 1디바이스와 제 2전압 전위를 공급받는 제 2디바이스 사이에 저누설 전력 검출 회로를 배치하여 제 1디바이스로부터 생성된 논리 하이 상태가 제 2전압 전위와 거의 동일한 진폭을 갖는 논리 하이 상태로 변환될 수 있도록 하는 효과가 있다.

도 1a 내지 도 1b는 일 실시예에 따라 저누설 전력 검출 회로를 갖는 예시적인 집적 회로의 블록 다이어그램을 도시한다.
도 2는 도 1a에 도시된 저누설 전력 검출 회로의 블록 다이어그램을 도시한다.
도 3은 도 2에 도시된 제어기의 상세한 블록 다이어그램 및 저누설 전력 검출 회로의 동작을 도시한다.

본 발명 및 그것의 이점들에 대한 보다 완전한 이해를 위하여, 이제 첨부 도면들과 함께 고려되는 이하의 설명을 참조한다. 상이한 도면들에서의 대응하는 번호 및 부호들은 달리 표시되지 않는 한 일반적으로 대응하는 부품들을 지칭한다. 상기 도면들은 여러 다양한 실시예들의 관련 양상들을 명확히 예시하도록 도시되고 반드시 축척에 맞게 도시된 것은 아니다.

현재 선호되는 실시예들의 구성 및 사용이 이하에서 상세하게 논의된다. 그러나, 본 발명이 광범위하게 다양한 특정 맥락들에서 구현될 수 있는 다수의 적용가능한 발명 개념을 제공함이 인식되어야 한다. 논의된 특정 실시예들은 본 발명을 구성하고 사용할 특정 방식들을 단지 예시할 뿐, 본 발명의 범위를 제한하지는 않는다.

본 발명은 2가지 공급 전위들 상에서 동작하는 집적 회로의 특정 맥락에서 선호되는 실시예들과 관련하여 기술될 것이다. 그러나, 본 발명은 또한 다수의 공급 전위들 상에서 동작하는 여러 다양한 집적 회로들에 적용될 수 있다.

처음에 도 1a를 참조하면, 저누설 전력 검출 회로를 가진 예시적인 집적 회로의 블록 다이어그램이 일 실시예에 따라 도시된다. 예시적인 집적 회로는 코어 버퍼(106), 저누설 전력 검출 회로(100), 버퍼(122) 및 입력/출력(I/O) 버퍼(104)를 포함한다. 버퍼(122) 및 저누설 전력 검출 회로(100) 양자 모두는 전압 전위 VDDPST에 의해 공급된다. 코어 버퍼(106)는 전압 전위 VDD에 의해 공급된다. 일 실시예에 따라, VDDPST는 I/O 회로들을 전력 공급하기 위한 전압이고, 이것은 높은 공급 전위(예를 들어, 3.3V)를 요구한다. 반대로, VDD는 코어 회로들을 구동하기 위한 낮은 공급 전위(예를 들어, 1.2V)이다. 코어 버퍼(106)는 제어 신호를 수신하고 신호(108)를 생성한다. 신호(108)의 로직 하이(high) 상태는 대략 VDD와 동일한데, 그 이유는 코어 버퍼(106)가 VDD를 공급받기 때문이다. 저누설 전력 검출 회로(100)는 코어 버퍼(106)로부터의 신호(108) 및 버퍼(122)의 출력부로부터의 신호(112)를 수신하고, 그 다음 대략 VDDPST와 동일한 논리 하이 상태를 갖는 신호(110)를 생성한다. 버퍼(122)는 신호(110)를 수신하고 신호(112)를 생성한다. I/O 버퍼(104)는 신호(112)에 연결된 입력부를 갖는다.

저누설 전력 검출 회로(100)를 채택함으로써, 높은 공급 전위를 통해 접지 공급 전위로 흐르는 누설 전류가 감소될 수 있다. 도 1b에 도시된 바와 같이, 직렬로 연결된 P-타입 금속 산화물 반도체(PMOS) 트랜지스터(116) 및 N-타입 금속 산화물 반도체(NMOS) 트랜지스터(114)는 버퍼(122)의 일 단(stage)을 형성한다. 도 1b의 버퍼(122)는 2개의 PMOS 트랜지스터 및 2개의 NMOS 트랜지스터를 포함하는 반면, 버퍼(122)는 임의 개수의 PMOS 트랜지스터 및 NMOS 트랜지스터를 수용할 수 있음이 주의되어야 한다. 예를 들어, 복수 개의 PMOS 트랜지스터들은 먼저 병렬로 연결될 수 있고, 그 다음 복수 개의 병렬-연결 NMOS 트랜지스터들과 직렬로 연결될 수 있다. 도 1b에 도시된 트랜지스터들의 개수는 단지 여러 다양한 실시예들의 본 발명의 양상들을 명확히 예시하기 위한 목적에 제한된다. 본 발명은 임의의 특정 개수의 트랜지스터들에 제한되지 않는다.

도 1b에 도시된 바와 같이, 신호(108)가 버퍼(122)의 입력에 직접 커플링되면, 신호(108)의 논리 하이 상태(예를 들어, 1.2V)는 PMOS 트랜지스터(116)를 턴 오프시키기에 충분히 높지 않을 수 있는데, 그 이유는 PMOS 트랜지스터(116)가 높은 전압 전위 VDDPST(예를 들어, 3.3V)에 결부(tie)되기 때문이다. 동시에, 신호(108)의 논리 하이 상태(예를 들어, 1.2V)는 NMOS 트랜지스터(114)를 턴 온시킬 수 있다. 그 결과, 누설 전류가 NMOS 트랜지스터(114) 및 PMOS 트랜지스터(116)에 의해 형성된 경로를 통해 흐른다. 저누설 전력 검출 회로(100)의 유리한 특징은 버퍼(122)를 통해 흐르는 누설 전류가 코어 버퍼(106)와 버퍼(122) 사이에 저누설 전력 검출 회로(100)를 채택함으로써 현저히 감소될 수 있다는 것이다. 도 1b는 버퍼(122)의 입력단을 도시하는 반면, 저누설 전력 검출 회로(100)는 높은 공급 전위와 접지 공급 전위 사이를 흐르는 누설 전류를 갖는 다른 디바이스들에 적용가능함이 주목되어야 한다.

도 1a를 다시 참조하면, 저누설 전력 검출 회로(100)는 저전압 전위(예를 들어, 1.2V)를 갖는 논리 하이 상태를 고전압 전위(예를 들어, 3.3V)를 갖는 논리 하이 상태로 변환하는 것이 가능하다. 도 1b에 도시된 바와 같이, PMOS 트랜지스터(116)는 높은 전압 전위 VDDPST에 커플링된다. 저누설 전력 검출 회로(100)로부터 생성된 신호(110)는 신호(110)의 논리 상태가 로우로부터 하이로 변화할 때 PMOS 트랜지스터(116)를 턴오프시키는 것이 가능하다. 저누설 전력 검출 회로(100)의 세부적인 동작은 이하에서 도 3을 참조하여 논의될 것이다.

도 2는 저누설 전력 검출 회로(100)의 블록 다이어그램을 도시한다. 저누설 전력 검출 회로(100)는 제어기(200), 트랜스미션 게이트(202) 및 피드백 채널(204)을 포함한다. 피드백 채널(204)은 버퍼(122)의 입력부와 출력부 사이에 접속된 PMOS 트랜지스터(M6)를 포함한다. PMOS 트랜지스터(M6)의 게이트는 VSS에 커플링되고, VSS는 전형적으로 접지에 결부된다. 도 2에 도시된 바와 같이, PMOS 트랜지스터(M6)은 항상 온(on)이고, 버퍼(122)의 출력부와 입력부 사이에 피드백 채널을 제공한다.

당업계에 공지되었기 때문에, 트랜스미션 게이트(202)의 동작은 본 명세서에서 상세히 논의되지 않는다. 트랜스미션 게이트(202)는 병렬로 접속된 NMOS 트랜지스터(M5) 및 PMOS 트랜지스터(M4)를 포함한다. PMOS 트랜지스터(M4) 및 NMOS 트랜지스터(M5)는 신호(108)에 접속된 입력 단자 및 버퍼(122)의 입력부에 접속된 출력 단자를 갖는 신호 스위치를 형성한다. 트랜스미션 게이트(202)는 제어 신호들을 수신하는 2개의 게이트를 더 포함한다. PMOS 트랜지스터(M4)의 게이트는 버퍼(122)의 출력부에 접속되고 NMOS 트랜지스터(M5)의 게이트는 제어기(200)의 출력부에 접속된다. 제어기(200)는 고전압 전위 VDDPST에 의해 바이어싱된다. 제어기(200)의 입력부는 신호(108)에 접속된다.

도 2에서, 트랜스미션 게이트(202)는 스위치로서 기능한다. PMOS 트랜지스터(M4)의 게이트 및 NMOST 트랜지스터(M5)의 게이트에서의 제어 신호들에 응답하여, 트랜스미션 게이트(202)는 신호(108)가 통과하여 버퍼(122)에 이를 수 있게 하는 채널을 제공할 수 있다. 반면, 트랜스미션 게이트(202)는 NMOS 트랜지스터(M5) 및 PMOS 트랜지스터(M4) 양자 모두를 턴 오프시킴으로써 버퍼(122)가 신호(108)를 받지 못하게 할 수도 있다. 도 2에 도시된 바와 같이, 트랜스미션 게이트(202)의 제어 신호들은 제어기(200)의 출력부 및 버퍼(122)의 출력부로부터 각각 획득된다. 제어기(200)의 동작 원리는 도 3과 관련하여 상세히 설명될 것이다.

도 3은 추가로 도 2에 도시된 제어기(200)의 상세한 블록 다이어그램을 도시한다. 제어기(200)는 트랜스미션 게이트 제어 블록(302) 및 PMOS 게이트 제어 블록(304)을 포함한다. 트랜스미션 게이트 제어 블록(302)은 PMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)를 포함한다. PMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)는 VDDPST 및 접지 사이에 직렬로 접속된다. PMOS 트랜지스터(M2)와 NMOS 트랜지스터(M3) 사이의 접속점은 트랜스미션 게이트 제어 블록(302)의 출력부이다. NMOS 트랜지스터(M3)의 게이트는 신호(108)에 접속되고 PMOS 트랜지스터(M2)의 게이트는 PMOS 게이트 제어 블록(304)의 출력부에 접속된다. 즉, 트랜스미션 게이트 제어 블록(302)은 트랜스미션 게이트(202)에 대한 게이트 제어 신호를 생성한다.

PMOS 게이트 제어 블록(304)은 직렬 접속된 3개의 NMOS 트랜지스터들, 즉, M1, M7 및 M8을 포함한다. NMOS 트랜지스터(M1)는 VDDPST에 접속된 드레인, 드레인에 결부된 게이트, 및 NMOS 트랜지스터(M7)의 드레인에 접속된 소스를 갖는다. NMOS 트랜지스터(M7)는 VSS에 접속된 게이트 및 NMOS 트랜지스터(M8)의 드레인에 접속된 소스를 갖는 네거티브 NMOS 트랜지스터이다. NMOS 트랜지스터(M8)는 신호(108)에 접속된 게이트 및 접지에 접속된 소스를 갖는다. NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M7) 사이의 접속점은 PMOS 게이트 제어 블록(304)의 출력부이다. PMOS 게이트 제어 블록(304)의 출력부는 PMOS 트랜지스터(M2)를 구동하기 위한 전압 강하를 제공할 수 있다. 요약하여, 트랜스미션 게이트 제어 블록(302) 및 PMOS 게이트 제어 블록(304)은 제어기(200)를 형성한다. 신호(108)의 논리 상태 변화에 응답하여, 제어기(200)는 그에 따라 NMOS 트랜지스터(M5)의 온/오프를 제어할 게이트 신호를 생성한다. 트랜스미션 게이트 제어 블록(302)이 직렬인 하나의 NMOS 및 PMOS를 포함하고 PMOS 게이트 제어 블록(304)이 직렬인 3개의 NMOS 트랜지스터들을 포함하는 반면, 본 명세서에 예시된 트랜지스터들의 개수는 단지 여러 다양한 실시예들의 발명 양상들을 명확히 예시하기 위한 목적으로 제한된다는 점을 주의하여야 한다. 당업계의 통상의 기술자는 다수의 변형예들, 대안예들 및 변경예들을 인식할 것이다.

도 3은 추가로 저누설 전력 검출 회로(100)의 동작을 예시한다. 신호들(108, 206, 110 및 112)은 저누설 전력 검출 회로(100)의 동작을 예시하도록 선택된다. 도 3에 도시된 바와 같이, 신호(108)는 논리 하이 상태로부터 시작된다고 가정하자. 신호(108)는 저전압 전위를 갖는 VDD가 공급되는 코어 버퍼(106)(여기에는 도시되지 않았으나 도 1a에 도시됨)로부터 생성되기 때문에 신호(108)의 논리 하이 상태는 저전압 전위(예를 들어, 1.2V)를 가짐을 주의하여야 한다.

신호(108)의 하강 에지(falling edge)가 점선(1)에 의해 라벨링된 제 1 시간 인스턴스에서 일어날 때, 논리 하이 상태로부터 논리 로우 상태로의 신호(108)의 논리 상태 변화에 응답하여, NMOS 트랜지스터들(M3 및 M8)이 턴 오프된다. 그 결과, VDDPST는 PMOS 트랜지스터(M2)를 경유하여 NMOS 트랜지스터(M5)의 게이트를 충전하고(파형(206)에 의해 도시됨), 그리하여 NMOS 트랜지스터(M5)가 턴 온된다. 결과적으로, 신호(108)의 논리 로우 상태는 버퍼(122)의 입력부에 전달되고, 이것은 신호(110)로서 지칭된다. 시간 인스턴스 1에서, 파형(110)은 논리 하이로부터 논리 로우로의 논리 상태 변화를 보여준다. 신호(110)의 논리 로우 상태는 버퍼(122)의 출력(신호(112)로서 표시됨)이 마찬가지로 로우임을 결정한다(시간 인스턴스 1에서의 파형(112) 참조). 신호(112)의 논리 로우 상태는 추가로 PMOS 트랜지스터(M4)를 턴 온 시킨다. NMOS 트랜지스터(M5) 및 PMOS 트랜지스터(M4) 양자 모두의 턴-온은 트랜스미션 게이트(202)로 하여금 신호(108)가 버퍼(122)의 입력부에 도달할 수 있게 하는 턴-온된 스위치로서 기능하게 한다. 신호(108)의 논리 로우 상태는 버퍼(122)를 통해 흐르는 누설 전류를 야기하지 않을 수 있는데, 그 이유는 논리 로우 상태가 NMOS 트랜지스터(114)(여기에는 도시되지 않았으나 도 1b에 도시됨)를 턴 오프시킬 수 있기 때문이다.

한편, 신호(108)의 상승 에지(rising edge)가 점선 2에 의해 라벨링된 제 2 시간 인스턴스에서 일어날 때, 신호(108)의 논리 상태 변화에 응답하여, NMOS 트랜지스터(M3)가 턴 온된다. NMOS 트랜지스터(M5)의 게이트는 점선 3에 의해 라벨링되는 제 3 시간 인스턴스까지 완전히 방전되지 않을 것이다. PMOS 트랜지스터(M4)의 게이트는 이러한 인스턴스에서 완전히 턴 온된다. 점선 2와 점선 3 사이의 기간 동안에, NMOS 트랜지스터(M5)는 온으로 남아 있고, 신호(108)의 논리 하이 상태는 NMOS 트랜지스터(M5) 및 PMOS 트랜지스터(M4)를 경유하여 버퍼(122)의 입력부에 전달된다. 파형(110)에 도시된 바와 같이, 점선 2와 점선 3 사이의 기간 동안의 신호(110)의 진폭은 저전압 전위(예를 들어, 1.2V)와 동일하다. 버퍼(122)의 입력부에서의 그러한 저전압 전위 PMOS 트랜지스터(116)(여기에는 도시되지 않았으나 도 1b에 도시됨)를 턴 오프시키기에 충분히 높지 않을 수 있다. 그러나, 신호의 논리 하이 상태는 버퍼(122)에서 NMOS 트랜지스터(114)(여기에는 도시되지 않았으나 도 1b에 도시됨)를 턴 온시킬 수 있다. 버퍼(122)의 NMOS 트랜지스터(144)의 턴-온은 논리 로우 상태를 생성한다. 그러한 논리 로우 상태는 버퍼(122)의 출력부에서 논리 하이 상태를 야기할 수 있다. 버퍼(122)에서의 논리 하이 상태에 응답하여, 신호(112)는 VDDPST와 거의 동일한 전압 진폭을 갖는다(점선 2와 점선 3 사이의 기간 동안의 논리 로우로부터 논리 하이로의 파형(112) 변화들 참조). 신호(112)의 논리 하이 상태가 완전히 확립된 이후에, VDDPST 전압 진폭을 갖는 논리 하이는 피드백 채널(204)을 통해 신호(110)로 전달된다. 도 3에 도시된 바와 같이, 파형(112)이 논리 로우 상태로부터 논리 하이 상태로 변화할 때 파형(110)은 신호(110)의 전압이 VDD와 같은 저전압 전위로부터 VDDPST와 같은 고전압 전위로 점프하는 것을 보여준다. 그러한 점프는 버퍼(122)에서의 PMOS 트랜지스터(116)(미도시)를 완전히 턴 오프시키는 것을 돕는다. 그 결과, 버퍼(122)의 NMOS(114) 및 PMOS 트랜지스터(116)(미도시)의 동시 턴-온을 통한 누설 전류가 회피된다. VDDPST와 같은 고전압 전위를 갖는 신호(112) 또한 PMOS 트랜지스터(M4)의 게이트를 턴 오프시킨다. 트랜지스터들(M4 및 M5)이 완전히 턴 오프된 이후에, 신호(110)의 고전압 전위로부터 신호(108)의 저전압 전위로의 누설 전류가 회피될 수 있다.

비록 본 발명의 실시예들 및 그것의 이점들이 상세히 설명되었지만, 여러 다양한 변화들, 대체들 및 변경들이 첨부된 청구항들에 의해 정의되는 본 발명의 사상 및 범위에서 벗어나지 않으면서 본 명세서에서 이루어질 수 있음을 이해하여야 한다.

더욱이, 본원의 범위는 본 명세서에서 기술된 프로세스, 기계, 제조, 조성물, 수단, 방법들 및 단계들의 특정 실시예들에 제한되는 것으로 의도되지 않는다. 당업계의 통상의 기술자는 본 발명의 개시내용으로부터 쉽게 인식하듯이, 본 명세서에 기술된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 이후에 개발될 프로세스들, 기계들, 제조물, 조성물들, 수단, 방법들 또는 단계들이 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그 범위 내에 그러한 프로세스들, 기계들, 제조물, 조성물, 수단, 방법 또는 단계들을 포함하도록 의도된다.

100 : 저누설 전력 검출 회로 104 : 입력/출력(I/0) 버퍼
106 : 코어 버퍼
114 : N-타입 금속 산화물 반도체(NMOS) 트랜지스터
116 : P-타입 금속 산화물 반도체(PMOS) 트랜지스터
122 : 버퍼 200 : 제어기
202 : 트랜스미션 게이트 204 : 피드백 채널
302 : 트랜스미션 게이트 제어 블록 304 : PMOS 게이트 제어 블록

Claims

제 1 스위치; 및
제 2 스위치를 포함하고,
상기 제 1 스위치는,
제어기의 출력부에 접속된 제 1 제어 단자;
버퍼의 출력부에 커플링된 제 2 제어 단자;
저전압 전위와 동일한 진폭을 가진 논리 하이(high) 상태를 갖는 신호를 수신하도록 접속된 제 1 단자; 및
고전압 전위와 동일한 진폭을 가진 논리 하이 상태를 생성하도록 구성되고 상기 버퍼의 입력부에 커플링된 제 2 단자를 포함하고,
상기 제 2 스위치는,
상기 버퍼의 출력부와 상기 버퍼의 입력부 사이에 커플링되고, 상기 제어기는 상기 신호를 수신하도록 구성되는
저누설 전력 검출 회로.
제 1항에 있어서,
상기 제 1 스위치는,
상기 신호가 논리 로우 상태를 가질 때 상기 제 1 스위치가 턴 온되고,
상기 버퍼의 출력부가 상기 고전압 전위를 가진 논리 하이 상태를 생성할 때까지 상기 제 1 스위치가 온 상태로 남아 있도록 구성되는
저누설 전력 검출 회로.
제 1항에 있어서,
상기 제 1 스위치는 상기 신호가 논리 로우 상태로부터 논리 하이 상태로 변화할 때 상기 신호의 이전의 논리 상태가 상기 버퍼의 입력부로 전달되게 한 이후에 턴 오프되도록 구성되는
저누설 전력 검출 회로.
제 1항에 있어서,
상기 제 2 스위치는 상기 버퍼의 입력부가 상기 버퍼의 출력부에 커플링되게 턴 온되도록 구성되는
저누설 전력 검출 회로.
제 1항에 있어서,
상기 제어기는,
상기 제어기의 출력을 생성하는 직렬인 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 갖는 제 1 블록; 및
상기 제 1 PMOS 트랜지스터를 구동하기 위한 전압 강하를 생성하는 직렬인 제 2 NMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 제 4 NMOS 트랜지스터를 갖는 제 2 블록을 더 포함하는
저누설 전력 검출 회로.
입력 신호를 수신하고 저전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 갖는 신호를 생성하는 코어 버퍼; 및
저누설 전력 검출 회로를 포함하고,
상기 저누설 전력 검출 회로는,
제 1 스위치; 및
제 2 스위치를 포함하고,
상기 제 1 스위치는,
제어기의 출력부에 접속되는 제 1 제어 단자;
버퍼의 출력부에 커플링되는 제 2 제어 단자;
저전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 갖는 신호에 접속된 제 1 단자; 및
고전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 생성하도록 구성되고 상기 버퍼의 입력부에 커플링된 제 2 단자를 포함하고,
상기 제 2 스위치는 상기 버퍼의 출력부와 상기 버퍼의 입력부 사이에 커플링되며,
상기 제어기는 상기 신호를 수신하도록 구성되고,
상기 버퍼는 직렬인 적어도 하나의 P-타입 금속 산화물 반도체(PMOS) 트랜지스터 및 N-타입 금속 산화물 반도체(NMOS) 트랜지스터를 포함하는 입력단을 갖는
저누설 전력 검출 시스템.
제 6항에 있어서,
상기 저누설 전력 검출 회로는,
상기 저누설 전력 검출 회로가 상기 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 수신한 이후에 상기 고전압 전위와 동일한 진폭을 가진 논리 하이 상태를 생성하도록 구성되고, 상기 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 수신하는 것과 상기 고전압 전위와 동일한 진폭을 갖는 논리 하이 상태를 생성하는 것 사이에 지연이 존재하는
저누설 전력 검출 시스템.
저전압 전위가 공급된 코어 버퍼에 제 1 디지털 신호를 제공하는 단계;
상기 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 가진 제 2 디지털 신호를 생성하는 단계;
상기 코어 버퍼와 버퍼 사이에 커플링된 제 1 스위치를 통해 상기 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 상기 버퍼의 입력부로 전송하는 단계;
상기 제 1 스위치를 턴 오프시키는 단계;
제 2 스위치를 경유하여 상기 버퍼의 출력부를 상기 버퍼의 입력부로 접속시키는 단계; 및
상기 버퍼의 입력부에서 상기 저전압 전위와 동일한 진폭을 가진 논리 하이 상태를 고전압 전위와 동일한 진폭을 가진 논리 하이 상태로 변환하는 단계를 포함하는
저누설 전력 검출 방법.
제 8항에 있어서,
상기 저누설 전력 검출 방법은,
상기 제 2 디지털 신호가 논리 로우 상태로부터 논리 하이 상태로 변화할 때 지연 이후에 상기 제 1 스위치를 턴 오프하기 위해 제어 신호를 제공하는 단계를 더 포함하고, 상기 지연은 상기 제 1 스위치가 턴 오프되는 기간인
저누설 전력 검출 방법.
제 8항에 있어서,
제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터 사이의 제 1 접합점에서 제어 신호를 생성하는 단계;
상기 제 1 스위치의 제 1 제어 단자로 상기 제어 신호를 전송하는 단계;
제 2 NMOS 트랜지스터와 제 3 NMOS 트랜지스터 사이의 제 2 접합점에서 PMOS 제어 신호를 생성하는 단계; 및
상기 제 1 PMOS 트랜지스터의 게이트로 상기 PMOS 제어 신호를 전송하는 단계를 더 포함하는
저누설 전력 검출 방법.