JP2944373B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2944373B2 JP2944373B2 JP5222942A JP22294293A JP2944373B2 JP 2944373 B2 JP2944373 B2 JP 2944373B2 JP 5222942 A JP5222942 A JP 5222942A JP 22294293 A JP22294293 A JP 22294293A JP 2944373 B2 JP2944373 B2 JP 2944373B2
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- Japan
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- input
- circuit
- channel mosfet
- potential
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にレベル変換回路を有する半導体集積回路に関する。
特にレベル変換回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】従来のレベル変換回路を有する半導体集
積回路においては、入力信号として電源電圧ＶDDよりも
低い電圧を“１”レベルとして与えられるような場合、
例えばＴＴＬＩＣで駆動する場合には、入力バッファと
しては、論理反転電圧ＶINV が１．５Ｖ程度に設定され
るインバータを初段にしたバッファ回路が使用されてい
るが、外部からＴＴＬの“１”レベルとして２．５Ｖが
定常的に印加されている場合には、当該バッファ回路に
は貫通電流が流れる状態となる。
積回路においては、入力信号として電源電圧ＶDDよりも
低い電圧を“１”レベルとして与えられるような場合、
例えばＴＴＬＩＣで駆動する場合には、入力バッファと
しては、論理反転電圧ＶINV が１．５Ｖ程度に設定され
るインバータを初段にしたバッファ回路が使用されてい
るが、外部からＴＴＬの“１”レベルとして２．５Ｖが
定常的に印加されている場合には、当該バッファ回路に
は貫通電流が流れる状態となる。
【０００３】従来の半導体集積回路においては、この貫
通電流による消費電力の増大を回避するために、入力バ
ッファとしては、図５に示されるように、入力端子２１
に接続されるインバータ６および７に対応して、プルア
ップ抵抗としての抵抗５を入力端子２１に付加して、
“１”レベルをなるべく電源電圧ＶDDに近付けるか、ま
たは図７に示されるように、入力端子２１に接続される
インバータ７に対応して、インバータ７の前段にＮＯＲ
回路１５を接続して、入力回路をＮＯＲ回路構成にする
ことにより、入力データを取込むときだけイネーブル信
号ＥＮを活性化するという方法が採られている。これら
の図５および図７の従来例における信号波形および電流
波形を示すタイミング図が、それぞれ図６（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）と、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示される。これらの具体回路例等は、「ＣＭＯＳ超Ｌ
ＳＩの設計」（培風館：飯塚哲哉編、ｐ１０８〜１１
０）に示されている。
通電流による消費電力の増大を回避するために、入力バ
ッファとしては、図５に示されるように、入力端子２１
に接続されるインバータ６および７に対応して、プルア
ップ抵抗としての抵抗５を入力端子２１に付加して、
“１”レベルをなるべく電源電圧ＶDDに近付けるか、ま
たは図７に示されるように、入力端子２１に接続される
インバータ７に対応して、インバータ７の前段にＮＯＲ
回路１５を接続して、入力回路をＮＯＲ回路構成にする
ことにより、入力データを取込むときだけイネーブル信
号ＥＮを活性化するという方法が採られている。これら
の図５および図７の従来例における信号波形および電流
波形を示すタイミング図が、それぞれ図６（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）と、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示される。これらの具体回路例等は、「ＣＭＯＳ超Ｌ
ＳＩの設計」（培風館：飯塚哲哉編、ｐ１０８〜１１
０）に示されている。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路における入力バッファとしては、前者の図５の
例においては、図６（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるように、プルアップ抵抗
を介して外部に入力端子側に電流が流れて、無為の消費
電流が増大するという欠点があり、また、後者の図７の
例においては、図８（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるように、イネーブル信号
ＥＮを考慮しなければならない分だけ回路設計が複雑に
なるという欠点がある。
集積回路における入力バッファとしては、前者の図５の
例においては、図６（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるように、プルアップ抵抗
を介して外部に入力端子側に電流が流れて、無為の消費
電流が増大するという欠点があり、また、後者の図７の
例においては、図８（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるように、イネーブル信号
ＥＮを考慮しなければならない分だけ回路設計が複雑に
なるという欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、信号入力側より順番に縦続接続される第１および第
２の反転増幅器と、ゲートに前記第２の反転増幅器の出
力信号が供給されるＰチャネルＭＯＳＦＥＴと、ゲート
に所定の中間電位が供給されるＮチャネルＭＯＳＦＥＴ
により形成され、入力端に所定の入力信号が入力され
て、出力端が前記第１の反転増幅器の入力端に接続され
るトランスファゲートと、一端が所定の電源に接続さ
れ、他端が前記トランスファゲートの出力端に接続され
て、前記第１の反転増幅器の出力信号をイネーブル信号
として形成されるプルアップ回路とを含むレベル変換回
路を備えることを特徴としている。
は、信号入力側より順番に縦続接続される第１および第
２の反転増幅器と、ゲートに前記第２の反転増幅器の出
力信号が供給されるＰチャネルＭＯＳＦＥＴと、ゲート
に所定の中間電位が供給されるＮチャネルＭＯＳＦＥＴ
により形成され、入力端に所定の入力信号が入力され
て、出力端が前記第１の反転増幅器の入力端に接続され
るトランスファゲートと、一端が所定の電源に接続さ
れ、他端が前記トランスファゲートの出力端に接続され
て、前記第１の反転増幅器の出力信号をイネーブル信号
として形成されるプルアップ回路とを含むレベル変換回
路を備えることを特徴としている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例におけるレベ
ル変換回路を形成する入力バッファを示す回路図であ
る。図１に示されるように、本実施例の入力バッファ
は、入力端子２１および中間電圧端子２２に対応して、
ＰチャネルＭＯＳＦＥＴ１およびＮチャネルＭＯＳＦＥ
Ｔ２により形成されるトランスファゲートと、Ｐチャネ
ルＭＯＳＦＥＴ４と抵抗５を含むプルアップ回路３と、
縦続接続されるインバータ６および７とを備えて構成さ
れる。また、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本実施例における信号
波形および電流波形等を示すタイミング図である。以
下、図１および図２を参照して、本実施例の動作につい
て説明する。
ル変換回路を形成する入力バッファを示す回路図であ
る。図１に示されるように、本実施例の入力バッファ
は、入力端子２１および中間電圧端子２２に対応して、
ＰチャネルＭＯＳＦＥＴ１およびＮチャネルＭＯＳＦＥ
Ｔ２により形成されるトランスファゲートと、Ｐチャネ
ルＭＯＳＦＥＴ４と抵抗５を含むプルアップ回路３と、
縦続接続されるインバータ６および７とを備えて構成さ
れる。また、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本実施例における信号
波形および電流波形等を示すタイミング図である。以
下、図１および図２を参照して、本実施例の動作につい
て説明する。
【０００８】図１において、電源電圧ＶDDを５Ｖ、中間
電圧端子２２の電圧ＶREF を２．５Ｖとし、インバータ
６の論理反転電圧ＶINV を１．５Ｖとして、入力端子２
１に加えられる高レベルとしては２．５Ｖが最大である
ものとする。この状態においては、ＮチャネルＭＯＳＦ
ＥＴ２はオンの状態にあり、入力端子２１の電位が０Ｖ
の時には、ＮチャネルＭＯＳＦＥＴ２を介して内部接点
Ａの電位は０Ｖとなり、インバータ６により反転されて
内部接点Ｂの電位は５Ｖ、更にインバータ７により出力
端Ｄの電位は０Ｖとなる。これにより、プルアップ回路
３に含まれるＰチャネルＭＯＳＦＥＴ４はオフし、Ｐチ
ャネルＭＯＳＦＥＴ１はオンとなる。次に、入力端子の
電位が０Ｖ→２．５Ｖに変化すると、ＰチャネルＭＯＳ
ＦＥＴ１およびＮチャネルＭＯＳＦＥＴ２により形成さ
れるトランスファゲートを介して、内部接点Ａの電位は
０Ｖ→２．５Ｖに変化し、当該電位がインバータ６の論
理反転電圧ＶINV を越えた時点において、内部接点Ｂの
電位は５Ｖ→０Ｖに変化し、またインバータ７を介して
出力端Ｄの電位は０Ｖ→５Ｖに変化する。これにより、
プルアップ回路３に含まれるＰチャネルＭＯＳＦＥＴ４
はオンし、トランスファゲートを形成するＰチャネルＭ
ＯＳＦＥＴ１はオフの状態となって、内部接点Ａの電位
は、２．５Ｖ→５Ｖに変化する。ここにおいて、入力端
子２１と内部接点Ａの間に電位差が生じるが、Ｐチャネ
ルＭＯＳＦＥＴ１およびＮチャネルＭＯＳＦＥＴ２は、
ゲート・ソース間電圧差ＶGSがしきい値電圧ＶTN以下で
あるために、電流が流れることはない。次に、入力端子
２１の電位が２．５Ｖ→０に変化し、ＮチャネルＭＯＳ
ＦＥＴ２のゲート・ソース間電圧差ＶGSがしきい値電圧
ＶTN以上になると、ＮチャネルＭＯＳＦＥＴ２を介して
内部接点Ａの電位は５Ｖ→０Ｖに変化し、インバータ６
の論理反転電圧ＶINV を割った時点において、内部接点
Ｂの電位は０Ｖ→５Ｖに変化し、また出力端Ｄの電位は
５Ｖ→０Ｖに変化して、ＰチャネルＭＯＳＦＥＴ４はオ
フとなり、ＰチャネルＭＯＳＦＥＴ１はオンして、内部
接点Ａの電位は０．数Ｖ→０Ｖに変化する。
電圧端子２２の電圧ＶREF を２．５Ｖとし、インバータ
６の論理反転電圧ＶINV を１．５Ｖとして、入力端子２
１に加えられる高レベルとしては２．５Ｖが最大である
ものとする。この状態においては、ＮチャネルＭＯＳＦ
ＥＴ２はオンの状態にあり、入力端子２１の電位が０Ｖ
の時には、ＮチャネルＭＯＳＦＥＴ２を介して内部接点
Ａの電位は０Ｖとなり、インバータ６により反転されて
内部接点Ｂの電位は５Ｖ、更にインバータ７により出力
端Ｄの電位は０Ｖとなる。これにより、プルアップ回路
３に含まれるＰチャネルＭＯＳＦＥＴ４はオフし、Ｐチ
ャネルＭＯＳＦＥＴ１はオンとなる。次に、入力端子の
電位が０Ｖ→２．５Ｖに変化すると、ＰチャネルＭＯＳ
ＦＥＴ１およびＮチャネルＭＯＳＦＥＴ２により形成さ
れるトランスファゲートを介して、内部接点Ａの電位は
０Ｖ→２．５Ｖに変化し、当該電位がインバータ６の論
理反転電圧ＶINV を越えた時点において、内部接点Ｂの
電位は５Ｖ→０Ｖに変化し、またインバータ７を介して
出力端Ｄの電位は０Ｖ→５Ｖに変化する。これにより、
プルアップ回路３に含まれるＰチャネルＭＯＳＦＥＴ４
はオンし、トランスファゲートを形成するＰチャネルＭ
ＯＳＦＥＴ１はオフの状態となって、内部接点Ａの電位
は、２．５Ｖ→５Ｖに変化する。ここにおいて、入力端
子２１と内部接点Ａの間に電位差が生じるが、Ｐチャネ
ルＭＯＳＦＥＴ１およびＮチャネルＭＯＳＦＥＴ２は、
ゲート・ソース間電圧差ＶGSがしきい値電圧ＶTN以下で
あるために、電流が流れることはない。次に、入力端子
２１の電位が２．５Ｖ→０に変化し、ＮチャネルＭＯＳ
ＦＥＴ２のゲート・ソース間電圧差ＶGSがしきい値電圧
ＶTN以上になると、ＮチャネルＭＯＳＦＥＴ２を介して
内部接点Ａの電位は５Ｖ→０Ｖに変化し、インバータ６
の論理反転電圧ＶINV を割った時点において、内部接点
Ｂの電位は０Ｖ→５Ｖに変化し、また出力端Ｄの電位は
５Ｖ→０Ｖに変化して、ＰチャネルＭＯＳＦＥＴ４はオ
フとなり、ＰチャネルＭＯＳＦＥＴ１はオンして、内部
接点Ａの電位は０．数Ｖ→０Ｖに変化する。
【０００９】図２に示されるように、本実施例において
は、入力端子に流れる電流が著しく低減されていること
が分かる。なお、本実施例は、本発明をＣＭＯＳプロセ
スの通常ＴＴＬ入力バッファに適用した例であるが、他
のＢｉ−ＣＭＯＳ等のプロセスの半導体集積回路に対し
ても本発明が有効に適用されることは云うまでもなく、
或はまた回路構成を変えることにより、シュミット入力
バッファとしても構成することが可能であり、または同
一半導体集積回路内において、内部回路電源のみを低下
させて使用する出力バッファ回路にも適用することがで
きる。
は、入力端子に流れる電流が著しく低減されていること
が分かる。なお、本実施例は、本発明をＣＭＯＳプロセ
スの通常ＴＴＬ入力バッファに適用した例であるが、他
のＢｉ−ＣＭＯＳ等のプロセスの半導体集積回路に対し
ても本発明が有効に適用されることは云うまでもなく、
或はまた回路構成を変えることにより、シュミット入力
バッファとしても構成することが可能であり、または同
一半導体集積回路内において、内部回路電源のみを低下
させて使用する出力バッファ回路にも適用することがで
きる。
【００１０】図３は、本発明の第２の実施例におけるレ
ベル変換回路を形成する入力バッファを示す回路図であ
る。図３に示されるように、本実施例の入力バッファ
は、入力端子２１に対応して、ＰチャネルＭＯＳＦＥＴ
１およびＮチャネルＭＯＳＦＥＴ２により形成されるト
ランスファゲートと、ＰチャネルＭＯＳＦＥＴ４と抵抗
５を含むプルアップ回路３と、縦続接続されるインバー
タ６および７と、ＮチャネルＭＯＳＦＥＴ９、１０およ
び１４と、ＰチャネルＭＯＳトランジスタ１１、１２お
よび１３とを含む中間電圧発生回路８とを備えて構成さ
れる。また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本実施例における信号
波形および電流波形等を示すタイミング図である。以
下、図３および図４を参照して、本実施例の動作につい
て説明する。
ベル変換回路を形成する入力バッファを示す回路図であ
る。図３に示されるように、本実施例の入力バッファ
は、入力端子２１に対応して、ＰチャネルＭＯＳＦＥＴ
１およびＮチャネルＭＯＳＦＥＴ２により形成されるト
ランスファゲートと、ＰチャネルＭＯＳＦＥＴ４と抵抗
５を含むプルアップ回路３と、縦続接続されるインバー
タ６および７と、ＮチャネルＭＯＳＦＥＴ９、１０およ
び１４と、ＰチャネルＭＯＳトランジスタ１１、１２お
よび１３とを含む中間電圧発生回路８とを備えて構成さ
れる。また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本実施例における信号
波形および電流波形等を示すタイミング図である。以
下、図３および図４を参照して、本実施例の動作につい
て説明する。
【００１１】図３において、図１との対比により明らか
なように、本実施例の第１の実施例と異なる点は、トラ
ンスファゲートを形成するＮチャネルＭＯＳＦＥＴ２の
ゲートに供給される中間電圧を生成するために、新た
に、出力点Ｄの電位レベルを入力とする中間電圧発生回
路８が付加されていることである。それ以外のレベル変
換回路の構成ならびに動作については、前述の第１の実
施例の場合と全く同様であり、その動作説明は省略す
る。
なように、本実施例の第１の実施例と異なる点は、トラ
ンスファゲートを形成するＮチャネルＭＯＳＦＥＴ２の
ゲートに供給される中間電圧を生成するために、新た
に、出力点Ｄの電位レベルを入力とする中間電圧発生回
路８が付加されていることである。それ以外のレベル変
換回路の構成ならびに動作については、前述の第１の実
施例の場合と全く同様であり、その動作説明は省略す
る。
【００１２】次に、新たに設けられた中間電圧発生回路
８の動作について、レベル変換回路の動作との関連にお
いて説明する。
８の動作について、レベル変換回路の動作との関連にお
いて説明する。
【００１３】レベル変換回路の出力点Ｄの電位が０Ｖで
ある場合には、ＮチャネルォＭＯＳＦＥＴ９および１４
はオフの状態にあり、またＰチャネルＭＯＳＦＥＴ１１
はオンとなる。これにより、内部接点Ｃの電位は、Ｐチ
ャネルＭＯＳＦＥＴ１１を介して電源電圧ＶDD（＝５
Ｖ）が出力されて５Ｖとなり、ＮチャネルＭＯＳＦＥＴ
２のゲートに入力される。次いで入力端子２１の電位が
０Ｖ→２．５Ｖに変化して、これに伴ない出力端Ｄの電
位が０Ｖ→５Ｖに変化すると、ＰチャネルＭＯＳＦＥＴ
１１はオフし、ＮチャネルＭＯＳＦＥＴ９および１４は
オンとなり、これにより、ＮチャネルＭＯＳＦＥＴ９お
よび１０、ＰチャネルＭＯＳＦＥＴ１２および１３、Ｎ
チャネルＭＯＳＦＥＴ１４により分圧された中間電圧が
発生して出力される。即ち、入力端子２１の電位レベル
が２．５Ｖの時には、入力端子２１と内部接点Ａの電圧
差による電流が生じないように、ＮチャネルＭＯＳＦＥ
Ｔ２のゲート電圧を下げる必要があるが、入力端子２１
の電位レベルが０Ｖの時には、ＮチャネルＭＯＳＦＥＴ
２のゲート電圧を下げる必要がないので、中間電圧発生
回路８の消費電力を抑制するために、出力端Ｄの信号出
力レベルを利用して、出力レベルの切替えが行われてい
る。
ある場合には、ＮチャネルォＭＯＳＦＥＴ９および１４
はオフの状態にあり、またＰチャネルＭＯＳＦＥＴ１１
はオンとなる。これにより、内部接点Ｃの電位は、Ｐチ
ャネルＭＯＳＦＥＴ１１を介して電源電圧ＶDD（＝５
Ｖ）が出力されて５Ｖとなり、ＮチャネルＭＯＳＦＥＴ
２のゲートに入力される。次いで入力端子２１の電位が
０Ｖ→２．５Ｖに変化して、これに伴ない出力端Ｄの電
位が０Ｖ→５Ｖに変化すると、ＰチャネルＭＯＳＦＥＴ
１１はオフし、ＮチャネルＭＯＳＦＥＴ９および１４は
オンとなり、これにより、ＮチャネルＭＯＳＦＥＴ９お
よび１０、ＰチャネルＭＯＳＦＥＴ１２および１３、Ｎ
チャネルＭＯＳＦＥＴ１４により分圧された中間電圧が
発生して出力される。即ち、入力端子２１の電位レベル
が２．５Ｖの時には、入力端子２１と内部接点Ａの電圧
差による電流が生じないように、ＮチャネルＭＯＳＦＥ
Ｔ２のゲート電圧を下げる必要があるが、入力端子２１
の電位レベルが０Ｖの時には、ＮチャネルＭＯＳＦＥＴ
２のゲート電圧を下げる必要がないので、中間電圧発生
回路８の消費電力を抑制するために、出力端Ｄの信号出
力レベルを利用して、出力レベルの切替えが行われてい
る。
【００１４】なお、本発明が、出力端Ｄにおける信号出
力の取り入れを必ずしも必要としていないこと、中間電
圧発生回路自体を他のレベル変換回路と共有することが
できること、および中間電圧発生回路内の回路構成が、
本実施例と同一でなくてもよいことは極めて明白なこと
である。
力の取り入れを必ずしも必要としていないこと、中間電
圧発生回路自体を他のレベル変換回路と共有することが
できること、および中間電圧発生回路内の回路構成が、
本実施例と同一でなくてもよいことは極めて明白なこと
である。
【００１５】
【発明の効果】以上説明したように、本発明は、信号入
力側より縦続接続される第１および第２の反転増幅器
と、ゲートに前記第２の反転増幅器の出力信号が入力さ
れるＰチャネルＭＯＳＦＥＴと、ゲートに所定の中間電
位が供給されるＮチャネルＭＯＳＦＥＴにより形成さ
れ、入力端に所定の入力信号が入力されて、出力端が前
記第１の反転増幅器の入力端に接続されるトランスファ
ゲートと、一端が所定の電源に接続され、他端が前記ト
ランスファゲートの出力端に接続されて、前記第１の反
転増幅器の出力信号をイネーブル信号として形成される
プルアップ回路とを含むレベル変換回路を備えることに
より、電源電圧よりも低い電圧を“１”レベルとして入
力する場合においても、入力端子電流を著しく抑制する
ことが可能となり、無駄な消費電力を低減することがで
きるという効果がある。
力側より縦続接続される第１および第２の反転増幅器
と、ゲートに前記第２の反転増幅器の出力信号が入力さ
れるＰチャネルＭＯＳＦＥＴと、ゲートに所定の中間電
位が供給されるＮチャネルＭＯＳＦＥＴにより形成さ
れ、入力端に所定の入力信号が入力されて、出力端が前
記第１の反転増幅器の入力端に接続されるトランスファ
ゲートと、一端が所定の電源に接続され、他端が前記ト
ランスファゲートの出力端に接続されて、前記第１の反
転増幅器の出力信号をイネーブル信号として形成される
プルアップ回路とを含むレベル変換回路を備えることに
より、電源電圧よりも低い電圧を“１”レベルとして入
力する場合においても、入力端子電流を著しく抑制する
ことが可能となり、無駄な消費電力を低減することがで
きるという効果がある。
【図１】本発明の第１の実施例におけるレベル変換回路
を示すブロック図である。
を示すブロック図である。
【図２】第１の実施例における動作を示すタイミング図
である。
である。
【図３】本発明の第２の実施例におけるレベル変換回路
を示すブロック図である。
を示すブロック図である。
【図４】第２の実施例における動作を示すタイミング図
である。
である。
【図５】第１の従来例におけるレベル変換回路を示すブ
ロック図である。
ロック図である。
【図６】第１の従来例における動作を示すタイミング図
である。
である。
【図７】第２の従来例におけるレベル変換回路を示すブ
ロック図である。
ロック図である。
【図８】第２の従来例における動作を示すタイミング図
である。
である。
１、４、１１〜１３ ＰチャネルＭＯＳＦＥＴ ２、９、１０、１４ ＮチャネルＭＯＳＦＥＴ ３ プルアップ回路 ５ 抵抗 ６、７ インバータ １５ ＮＯＲ回路
Claims (1)
- 【請求項１】 信号入力側より順番に縦続接続される第
１および第２の反転増幅器と、 ゲートに前記第２の反転増幅器の出力信号が供給される
ＰチャネルＭＯＳＦＥＴと、ゲートに所定の中間電位が
供給されるＮチャネルＭＯＳＦＥＴにより形成され、入
力端に所定の入力信号が入力されて、出力端が前記第１
の反転増幅器の入力端に接続されるトランスファゲート
と、 一端が所定の電源に接続され、他端が前記トランスファ
ゲートの出力端に接続されて、前記第１の反転増幅器の
出力信号をイネーブル信号として形成されるプルアップ
回路と、 を含むレベル変換回路を備えることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222942A JP2944373B2 (ja) | 1993-09-08 | 1993-09-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222942A JP2944373B2 (ja) | 1993-09-08 | 1993-09-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779150A JPH0779150A (ja) | 1995-03-20 |
| JP2944373B2 true JP2944373B2 (ja) | 1999-09-06 |
Family
ID=16790290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222942A Expired - Lifetime JP2944373B2 (ja) | 1993-09-08 | 1993-09-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944373B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3544819B2 (ja) * | 1997-03-31 | 2004-07-21 | 株式会社 沖マイクロデザイン | 入力回路および出力回路ならびに入出力回路 |
| US7212058B2 (en) * | 2004-03-10 | 2007-05-01 | Power Integrations, Inc. | Method and apparatus for robust mode selection with low power consumption |
| US8207755B1 (en) * | 2011-02-15 | 2012-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low leakage power detection circuit |
| CN102331810B (zh) * | 2011-07-18 | 2013-11-27 | 西安展芯微电子技术有限公司 | SenseFET的替代电路 |
| JP6408294B2 (ja) * | 2014-08-12 | 2018-10-17 | ラピスセミコンダクタ株式会社 | トレラント入力回路 |
-
1993
- 1993-09-08 JP JP5222942A patent/JP2944373B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779150A (ja) | 1995-03-20 |
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