JPS58207726A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS58207726A JPS58207726A JP57090603A JP9060382A JPS58207726A JP S58207726 A JPS58207726 A JP S58207726A JP 57090603 A JP57090603 A JP 57090603A JP 9060382 A JP9060382 A JP 9060382A JP S58207726 A JPS58207726 A JP S58207726A
- Authority
- JP
- Japan
- Prior art keywords
- threshold voltage
- vdd
- terminal
- node
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路に関し、特に相補ｍλＩＩｓ・ＦＩＴ
で構成された論理回路に関する。
で構成された論理回路に関する。
論理回路は入力信号に対して論理しきい値電圧を有し、
このしきい値電圧に基いて論理動作を行なう。近年、論
理回路の多様化に伴ない、論理回路も種々のしきい電圧
を有するものが要求されてきている。
このしきい値電圧に基いて論理動作を行なう。近年、論
理回路の多様化に伴ない、論理回路も種々のしきい電圧
を有するものが要求されてきている。
従来、ＶＤＤ （高位の電源電圧） −ＶｉＮ（バック
ゲートバイアスが印加された場合のＮチャンネルＭＩＳ
−ＦＢ’Ｉ’（１りしきい値電圧）か、ＶＤＤ −ＶＴ
Ｎ （バックゲートバイアスが印加されていない場合の
ＮチャンネルＭＩ８−ＰＥＴのしきい値電圧）かもしく
はそれら以下あるいはＶｉａ（低位の電源電圧）＋ｌ
ＶＴ′デ１（バックゲートバイアスが印加された場合の
ＰチャンネルＭＩＳ−ＦＢ’Ｆのしきい値電圧）か、Ｖ
ａｓ＋１ＶＴｐｌ （バックゲートバイアスが印加さ
れていない場合のＰチャンネルＭＩＳ−ＦＥＴのシキい
値電圧）かもしくはそれら以上の論理しきい値電圧を有
する相補型ＭＩ Ｓ −ＦＦＪＴで構成された論理回路
はなかった。
ゲートバイアスが印加された場合のＮチャンネルＭＩＳ
−ＦＢ’Ｉ’（１りしきい値電圧）か、ＶＤＤ −ＶＴ
Ｎ （バックゲートバイアスが印加されていない場合の
ＮチャンネルＭＩ８−ＰＥＴのしきい値電圧）かもしく
はそれら以下あるいはＶｉａ（低位の電源電圧）＋ｌ
ＶＴ′デ１（バックゲートバイアスが印加された場合の
ＰチャンネルＭＩＳ−ＦＢ’Ｆのしきい値電圧）か、Ｖ
ａｓ＋１ＶＴｐｌ （バックゲートバイアスが印加さ
れていない場合のＰチャンネルＭＩＳ−ＦＥＴのシキい
値電圧）かもしくはそれら以上の論理しきい値電圧を有
する相補型ＭＩ Ｓ −ＦＦＪＴで構成された論理回路
はなかった。
本発明の目的は、これらのしきい値電圧を有する新規の
論理回路を提供することにある。
論理回路を提供することにある。
本発明の特徴は、そのドレイン電極を第一〇接読点に、
ゲート電極をクロック端子に、ソース電極を入力端子に
、基板電極を第一の基準電源端子かもしくは入力端子に
接続し次第−のＭＩＳ −ＦＥＴと、そのドレイン電極
を前記第一の接続点に、ゲート電極を前記クロック端子
に、ソース電極及び基板電極を第二の基準電源端子に接
続した第一のＭＩＳ−ＦＥＴと逆導電チャンネル型の第
二のＭＩＳ・ＦＢ’ｌ’と、その−人力を前記第一の接
続点に１出力を出力端子に接続した論理回路で構成され
ることにある。
ゲート電極をクロック端子に、ソース電極を入力端子に
、基板電極を第一の基準電源端子かもしくは入力端子に
接続し次第−のＭＩＳ −ＦＥＴと、そのドレイン電極
を前記第一の接続点に、ゲート電極を前記クロック端子
に、ソース電極及び基板電極を第二の基準電源端子に接
続した第一のＭＩＳ−ＦＥＴと逆導電チャンネル型の第
二のＭＩＳ・ＦＢ’ｌ’と、その−人力を前記第一の接
続点に１出力を出力端子に接続した論理回路で構成され
ることにある。
そして本発明によればｓ ＶＤＤ ＶＴＮかＶＤＤ−Ｖ
ＴＮかもしくはそれら以下かＶ８ｇ＋１ＶＴＰｌかＶ８
１］モＩＶＴＰＩかもしくはそれら以上のしきい値電圧
を有する論理回路を構成することができる。
ＴＮかもしくはそれら以下かＶ８ｇ＋１ＶＴＰｌかＶ８
１］モＩＶＴＰＩかもしくはそれら以上のしきい値電圧
を有する論理回路を構成することができる。
以下本発明に依る第一の実施例を第１図に、その動作例
を第２図に示し詳細に説明する。
を第２図に示し詳細に説明する。
本実施例は第１図に示した如（、ＮチャンネルＭＩ Ｓ
’ Ｆ ＥＴ Ｑ＋ Ｉ とＰチャンネルＭＩＳ−Ｆ
ΣＴＱ□と、論理回路としてのインバータＩＮＶで構成
され、第１図の如く接続されている。
’ Ｆ ＥＴ Ｑ＋ Ｉ とＰチャンネルＭＩＳ−Ｆ
ΣＴＱ□と、論理回路としてのインバータＩＮＶで構成
され、第１図の如く接続されている。
次に第２図も参照しながら、その動作について説明する
。まずプリチャージ期間つまりφが”Ｏ″ｆｆａｇ）の
期間でＱｓｔがＯＦ Ｆ ｓ Ｑ＋ ｔがＯＮ して節
点１１に存在する容量がプリチャージされ節点１１が“
１ ” ｆｆＤＤ）に、出力端子ＯＵＴが”Ｏ″となる
。ただしこの期間出力端子ＯＵＴは必ず“Ｏ″′となり
正規のデータを表わしているとは限らないので、プリチ
ャージ期間中の出力は無視するような構成にする必要が
ある。次にサンプリング期間つまりφが１１１になった
場合、Ｑｌ、においてＶａｓ ＝Ｖｎｎ−ＶＩＮ （入
力電圧）でありＶＤＤ ＶＩＮ＞ＶｉＮならばＱｏはＯ
Ｎして節点１１の電位はＶＩＮに等しくなり、ＶＤＤ
ＶＩＮ＜ＶＴ：ＮならばＴｒＩＩはＯＦＦで節点１１の
電位はプリチャージされた電位つまりＶＤＤのままであ
る。これはインバータの論理しきい値電圧がＶｓｓ〜Ｖ
ＤＤ間のどのような値をとってもＶＤＤ ＶＴＮぐＶＩ
Ｎの条件でインバータの出力は反転しないことを意味し
ている。つまりｓ ＶＤＤ〉インバータの論理しきい値
電圧＞ ＶＤＤ−ＶＴ′Ｈの場合、入力端子から見た論
理しきい値電圧は常にＶＤＤ−ＶＴ’Ｎであり、ＶＤＤ
ＶＴＮ ＞インバータの論理しきい値電圧＞Ｖｓｓの
場合、入力端子から見た論理しきい値電圧はインバータ
の論理しきい値電圧に等しくなる。
。まずプリチャージ期間つまりφが”Ｏ″ｆｆａｇ）の
期間でＱｓｔがＯＦ Ｆ ｓ Ｑ＋ ｔがＯＮ して節
点１１に存在する容量がプリチャージされ節点１１が“
１ ” ｆｆＤＤ）に、出力端子ＯＵＴが”Ｏ″となる
。ただしこの期間出力端子ＯＵＴは必ず“Ｏ″′となり
正規のデータを表わしているとは限らないので、プリチ
ャージ期間中の出力は無視するような構成にする必要が
ある。次にサンプリング期間つまりφが１１１になった
場合、Ｑｌ、においてＶａｓ ＝Ｖｎｎ−ＶＩＮ （入
力電圧）でありＶＤＤ ＶＩＮ＞ＶｉＮならばＱｏはＯ
Ｎして節点１１の電位はＶＩＮに等しくなり、ＶＤＤ
ＶＩＮ＜ＶＴ：ＮならばＴｒＩＩはＯＦＦで節点１１の
電位はプリチャージされた電位つまりＶＤＤのままであ
る。これはインバータの論理しきい値電圧がＶｓｓ〜Ｖ
ＤＤ間のどのような値をとってもＶＤＤ ＶＴＮぐＶＩ
Ｎの条件でインバータの出力は反転しないことを意味し
ている。つまりｓ ＶＤＤ〉インバータの論理しきい値
電圧＞ ＶＤＤ−ＶＴ′Ｈの場合、入力端子から見た論
理しきい値電圧は常にＶＤＤ−ＶＴ’Ｎであり、ＶＤＤ
ＶＴＮ ＞インバータの論理しきい値電圧＞Ｖｓｓの
場合、入力端子から見た論理しきい値電圧はインバータ
の論理しきい値電圧に等しくなる。
また第３図に示したようにＱ２□をＰチャンネルＭＩＳ
−ＦＥＴで、Ｑ２！をＮチャンネルＭＩＤ−ＦＥＴで構
成し、第３図のように接続すると、Ｖｓｓ＜インバータ
の論理しきい値電圧＜Ｖ８８本ＩＶｊｐｌの場合入力端
子から見た論理しきい値電圧は常にｖｓ 、 −１−Ｉ
ＶＴＰＩ であり、Ｖｓｓ＋ ｌ ＶＴ’Ｐ ｌ ＜
インパークの論理しきい値電圧＜ＶＤＤの場合入力端子
ＩＮから見た論理しきい値電圧はインバータの論理しき
い値電圧に等しくなり、その動作は第１図に示した回路
の場合と同様に考えることができ為。
−ＦＥＴで、Ｑ２！をＮチャンネルＭＩＤ−ＦＥＴで構
成し、第３図のように接続すると、Ｖｓｓ＜インバータ
の論理しきい値電圧＜Ｖ８８本ＩＶｊｐｌの場合入力端
子から見た論理しきい値電圧は常にｖｓ 、 −１−Ｉ
ＶＴＰＩ であり、Ｖｓｓ＋ ｌ ＶＴ’Ｐ ｌ ＜
インパークの論理しきい値電圧＜ＶＤＤの場合入力端子
ＩＮから見た論理しきい値電圧はインバータの論理しき
い値電圧に等しくなり、その動作は第１図に示した回路
の場合と同様に考えることができ為。
さらに、そのソース電極が入力端子に接続され九ＭＩ８
−ＦＥＴの基板電極は基準電源端子に接続されているが
、この基板電極を入力端子に接続することによりバック
ゲートバイアスがＯとなり、入力端子から見た論理しき
い値電圧は、’％’ＤＤ ＶＴＮかもしくはそれ以下、
あるいはＶｓａ−ＮＶ７ｐ ｌかもしくけそれ以上の値
をとる。
−ＦＥＴの基板電極は基準電源端子に接続されているが
、この基板電極を入力端子に接続することによりバック
ゲートバイアスがＯとなり、入力端子から見た論理しき
い値電圧は、’％’ＤＤ ＶＴＮかもしくはそれ以下、
あるいはＶｓａ−ＮＶ７ｐ ｌかもしくけそれ以上の値
をとる。
この場合の一実施例を第４図に示す。ただし第４図にお
いて、論理回路としてＮＯＲゲートを用いであるがこの
場合の動作も同様である。
いて、論理回路としてＮＯＲゲートを用いであるがこの
場合の動作も同様である。
以上に述べたように、本発明によれば入力端子から見た
論理しきい値電圧がｖＤｎ−Ｖ−ｉＮかＶＤＤ〜ＶＴＮ
かもしくはそれら以下、あるいはＶｓｓ−ｔ−ＩＶＴＰ
ＩかＶｓ ｓ ４− ｌ ＶＴ Ｆ ！ かもしくはそ
れら以上の値をとる論理回路を構成することができる。
論理しきい値電圧がｖＤｎ−Ｖ−ｉＮかＶＤＤ〜ＶＴＮ
かもしくはそれら以下、あるいはＶｓｓ−ｔ−ＩＶＴＰ
ＩかＶｓ ｓ ４− ｌ ＶＴ Ｆ ！ かもしくはそ
れら以上の値をとる論理回路を構成することができる。
【図面の簡単な説明】
第１図は本発明に依る第一の実施例、第２図は第１図に
示した第一の実施例の動作を示したタイミングチャート
、第３図及び第４図はそれぞれ第二及び鯖玉の実施例で
ある。 なお図中で、ＴｒＨＩ ｌ１ｌｒ、、 、 ’Ｉ’ｒ３
１ Ｈｌｌ・ＨＨＨＮチャンネルＭＩＳ −Ｆ ＥＴ％
Ｔｒ、 ２ ＋ Ｔｒ、、 ＋ Ｔｒ、２””” Ｐ
チャンネルＭＩＳ−ＦＥＴ％ＶＤＤ・・・・・・高位基
準電源端子、 Ｖｓｓ７／ 拭 Ｘ ス ス ２ 詔 Ｚ ３ 口 高 ４ 図
示した第一の実施例の動作を示したタイミングチャート
、第３図及び第４図はそれぞれ第二及び鯖玉の実施例で
ある。 なお図中で、ＴｒＨＩ ｌ１ｌｒ、、 、 ’Ｉ’ｒ３
１ Ｈｌｌ・ＨＨＨＮチャンネルＭＩＳ −Ｆ ＥＴ％
Ｔｒ、 ２ ＋ Ｔｒ、、 ＋ Ｔｒ、２””” Ｐ
チャンネルＭＩＳ−ＦＥＴ％ＶＤＤ・・・・・・高位基
準電源端子、 Ｖｓｓ７／ 拭 Ｘ ス ス ２ 詔 Ｚ ３ 口 高 ４ 図
Claims (1)
- ドレイン電極を第一の接続点に、ゲート電極をクロック
端子に、ソース電極を入力端子に接続した第一のＭＩＳ
ＦＢ’ｌ’と、ドレイン電極を前記！−の接続点に、ゲ
ート電極を前記クロック端子に、ソース電極及び基板電
極を第二の基準電源端子に接続した第一のＭＩ８−ＰＥ
Ｔと逆導電チャンネル型の第二のＭＩ８−ＦＥＴと、そ
の−人力を前記第一の接続点に、出力を出力端子に接続
したことを％色とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090603A JPS58207726A (ja) | 1982-05-28 | 1982-05-28 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090603A JPS58207726A (ja) | 1982-05-28 | 1982-05-28 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207726A true JPS58207726A (ja) | 1983-12-03 |
Family
ID=14003043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090603A Pending JPS58207726A (ja) | 1982-05-28 | 1982-05-28 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207726A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253718A (ja) * | 1987-04-09 | 1988-10-20 | Rohm Co Ltd | ゲ−ト回路 |
| JPH01175412A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 半導体集積回路 |
| EP0433271A2 (en) * | 1985-07-22 | 1991-06-19 | Hitachi, Ltd. | Semiconductor device |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518997A (en) * | 1978-07-21 | 1980-02-09 | Ford Motor Co | Preliminarily indicating silicon nitride life |
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
-
1982
- 1982-05-28 JP JP57090603A patent/JPS58207726A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518997A (en) * | 1978-07-21 | 1980-02-09 | Ford Motor Co | Preliminarily indicating silicon nitride life |
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0433271A2 (en) * | 1985-07-22 | 1991-06-19 | Hitachi, Ltd. | Semiconductor device |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS63253718A (ja) * | 1987-04-09 | 1988-10-20 | Rohm Co Ltd | ゲ−ト回路 |
| JPH0563050B2 (ja) * | 1987-04-09 | 1993-09-09 | Rohm Kk | |
| JPH01175412A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 半導体集積回路 |
| JP2540178B2 (ja) * | 1987-12-29 | 1996-10-02 | 富士通株式会社 | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4346310A (en) | Voltage booster circuit | |
| JP2567179B2 (ja) | レベル変換回路 | |
| JPH0245851B2 (ja) | ||
| US4638182A (en) | High-level CMOS driver circuit | |
| US4894559A (en) | Buffer circuit operable with reduced power consumption | |
| JPS6226604B2 (ja) | ||
| US4345170A (en) | Clocked IGFET logic circuit | |
| JPH03192915A (ja) | フリップフロップ | |
| JPS58207726A (ja) | 半導体回路 | |
| JP2944373B2 (ja) | 半導体集積回路 | |
| JPS62135013A (ja) | 出力回路 | |
| JPS6337716A (ja) | ゲ−ト回路 | |
| JP2546894B2 (ja) | クロックド同相回路 | |
| JPS6441924A (en) | Logic circuit | |
| JP2785576B2 (ja) | レベル変換回路 | |
| JPS6218112A (ja) | フリツプフロツプ回路 | |
| JPS55656A (en) | Complementary mos logic circuit | |
| JPS59231916A (ja) | 半導体回路 | |
| JPH09326687A (ja) | 半導体集積回路 | |
| JPS5910616B2 (ja) | 半導体論理回路 | |
| JPH0590913A (ja) | ダイナミツク型フリツプフロツプ回路 | |
| JPS61247123A (ja) | ３値出力回路 | |
| JPS62193319A (ja) | ダイナミツクｐｌａ回路 | |
| JPS63152220A (ja) | レベル変換回路 | |
| JPH0613872A (ja) | Ｃｍｏｓバッファ回路 |