JPH0590913A - ダイナミツク型フリツプフロツプ回路 - Google Patents
ダイナミツク型フリツプフロツプ回路Info
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- JPH0590913A JPH0590913A JP3274566A JP27456691A JPH0590913A JP H0590913 A JPH0590913 A JP H0590913A JP 3274566 A JP3274566 A JP 3274566A JP 27456691 A JP27456691 A JP 27456691A JP H0590913 A JPH0590913 A JP H0590913A
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- JP
- Japan
- Prior art keywords
- transfer gate
- inverter
- output
- output side
- channel mosfet
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Abstract
(57)【要約】
【目的】ダイナミック型フリップフロップ回路におい
て、そのスタンバイ状態でスタンバイ電流を流れなくす
る。 【構成】ダイナミック型フリップフロップ回路のスレー
ブ部８を、マスター部１からのデータを通過させる第２
トランスファーゲート１１と、第２トランスファーゲー
ト１１の出力側に接続される第２インバータ１４と、第
２トランスファーゲート１１の出力側にゲート電極が接
続されそのソース電極が接地されると共にドレイン電極
が第２インバータ１４の出力側に接続されたｎチャンネ
ルＭＯＳＦＥＴ２１と、第２インバータ１４の出力側に
ゲート電極が接続されそのソース電極が電源に接続され
ると共にドレイン電極が第２トランスファーゲート１１
の出力側に接続されたｐチャンネルＭＯＳＦＥＴ２２と
で構成する。
て、そのスタンバイ状態でスタンバイ電流を流れなくす
る。 【構成】ダイナミック型フリップフロップ回路のスレー
ブ部８を、マスター部１からのデータを通過させる第２
トランスファーゲート１１と、第２トランスファーゲー
ト１１の出力側に接続される第２インバータ１４と、第
２トランスファーゲート１１の出力側にゲート電極が接
続されそのソース電極が接地されると共にドレイン電極
が第２インバータ１４の出力側に接続されたｎチャンネ
ルＭＯＳＦＥＴ２１と、第２インバータ１４の出力側に
ゲート電極が接続されそのソース電極が電源に接続され
ると共にドレイン電極が第２トランスファーゲート１１
の出力側に接続されたｐチャンネルＭＯＳＦＥＴ２２と
で構成する。
Description
【０００１】
【産業上の利用分野】本発明は、入力データを取り込む
マスター部と、このマスター部に取り込まれたデータを
出力するスレーブ部とからなるダイナミック型フリップ
フロップ回路に関するものである。
マスター部と、このマスター部に取り込まれたデータを
出力するスレーブ部とからなるダイナミック型フリップ
フロップ回路に関するものである。
【０００２】
【従来の技術】従来、ダイナミック型フリップフロップ
回路は図４に示すように構成されており、同図において
１はデータ入力端子Ｄからの入力データを取り込むマス
ター部で、ｎチャンネルＭＯＳＦＥＴ（ｎＭＯＳ電界効
果型トランジスタ）２及びｐチャンネルＭＯＳＦＥＴ３
が並列接続されてなる（例えば、ｎチャンネルＭＯＳＦ
ＥＴ２のドレインとｐチャンネルＭＯＳＦＥＴ３のソー
スとを接続して入力側とし、その反対側のソースとドレ
インとを接続して出力側としてなる）ＣＭＯＳの第１ト
ランスファーゲート４と、ハイ、ロー何れの電圧レベル
においてもｎチャンネル、ｐチャンネルＭＯＳＦＥＴ
５、６の何れかがオフになるように接続されてなるＣＭ
ＯＳの第１インバータ７とによって構成され、データ入
力端子ＤはＣＭＯＳの第１トランスファーゲート４を介
してＣＭＯＳの第１インバータ７の入力側に接続されて
いる。そして、８はマスター部１に取り込まれたデータ
を出力するスレーブ部で、同様にｎチャンネルＭＯＳＦ
ＥＴ９及びｐチャンネルＭＯＳＦＥＴ１０が並列接続さ
れてなるＣＭＯＳの第２トランスファーゲート１１と、
ｎチャンネルＭＯＳＦＥＴ１２及びｐチャンネルＭＯＳ
ＦＥＴ１３が第１インバータ７と同様に接続されたＣＭ
ＯＳの第２インバータ１４とによって構成され、第１イ
ンバータ７の出力側はＣＭＯＳの第２トランスファーゲ
ート１１を介してＣＭＯＳの第２インバータ１４の入力
側に接続されており、第２インバータ１４の出力側より
出力端子Ｑに導出される。また、クロック入力端子ＣＫ
はｎチャンネル、ｐチャンネルＭＯＳＦＥＴ１５、１６
が第１インバータ７と同様に接続されたＣＭＯＳの第３
インバータ１７の入力側に接続され、この第３インバー
タ１７の出力側は第１トランスファーゲート４のｎチャ
ンネルＭＯＳＦＥＴ２のゲート電極と、第２トランスフ
ァーゲート１１のｐチャンネルＭＯＳＦＥＴ１０のゲー
ト電極及びＣＭＯＳの第４インバータ２０（ｎチャンネ
ルＭＯＳＦＥＴ１８及びｐチャンネルＭＯＳＦＥＴ１９
が第１インバータ７と同様に接続）の入力側に接続され
ている。そして、第４インバータ２０の出力側は第１ト
ランスファーゲート４のｐチャンネルＭＯＳＦＥＴ３の
ゲート電極及び第２トランスファーゲート１１のｎチャ
ンネルＭＯＳＦＥＴ９のゲート電極に接続されている。
回路は図４に示すように構成されており、同図において
１はデータ入力端子Ｄからの入力データを取り込むマス
ター部で、ｎチャンネルＭＯＳＦＥＴ（ｎＭＯＳ電界効
果型トランジスタ）２及びｐチャンネルＭＯＳＦＥＴ３
が並列接続されてなる（例えば、ｎチャンネルＭＯＳＦ
ＥＴ２のドレインとｐチャンネルＭＯＳＦＥＴ３のソー
スとを接続して入力側とし、その反対側のソースとドレ
インとを接続して出力側としてなる）ＣＭＯＳの第１ト
ランスファーゲート４と、ハイ、ロー何れの電圧レベル
においてもｎチャンネル、ｐチャンネルＭＯＳＦＥＴ
５、６の何れかがオフになるように接続されてなるＣＭ
ＯＳの第１インバータ７とによって構成され、データ入
力端子ＤはＣＭＯＳの第１トランスファーゲート４を介
してＣＭＯＳの第１インバータ７の入力側に接続されて
いる。そして、８はマスター部１に取り込まれたデータ
を出力するスレーブ部で、同様にｎチャンネルＭＯＳＦ
ＥＴ９及びｐチャンネルＭＯＳＦＥＴ１０が並列接続さ
れてなるＣＭＯＳの第２トランスファーゲート１１と、
ｎチャンネルＭＯＳＦＥＴ１２及びｐチャンネルＭＯＳ
ＦＥＴ１３が第１インバータ７と同様に接続されたＣＭ
ＯＳの第２インバータ１４とによって構成され、第１イ
ンバータ７の出力側はＣＭＯＳの第２トランスファーゲ
ート１１を介してＣＭＯＳの第２インバータ１４の入力
側に接続されており、第２インバータ１４の出力側より
出力端子Ｑに導出される。また、クロック入力端子ＣＫ
はｎチャンネル、ｐチャンネルＭＯＳＦＥＴ１５、１６
が第１インバータ７と同様に接続されたＣＭＯＳの第３
インバータ１７の入力側に接続され、この第３インバー
タ１７の出力側は第１トランスファーゲート４のｎチャ
ンネルＭＯＳＦＥＴ２のゲート電極と、第２トランスフ
ァーゲート１１のｐチャンネルＭＯＳＦＥＴ１０のゲー
ト電極及びＣＭＯＳの第４インバータ２０（ｎチャンネ
ルＭＯＳＦＥＴ１８及びｐチャンネルＭＯＳＦＥＴ１９
が第１インバータ７と同様に接続）の入力側に接続され
ている。そして、第４インバータ２０の出力側は第１ト
ランスファーゲート４のｐチャンネルＭＯＳＦＥＴ３の
ゲート電極及び第２トランスファーゲート１１のｎチャ
ンネルＭＯＳＦＥＴ９のゲート電極に接続されている。
【０００３】次に、このような構成のダイナミック型フ
リップフロップ回路の動作について説明する。先ず、ク
ロック入力端子ＣＫに入力されるクロックがローレベル
の時、マスター部１の第１トランスファーゲート４はオ
ンとなり、スレーブ部８の第２トランスファーゲート１
１はオフとなってマスター部１へのデータの取り込みが
行われることになる。即ち、データ入力端子Ｄより入力
されているデータＤＡ１は第１トランスファーゲート４
を通過して第１インバータ７の入力側に入力され、この
第１インバータ７の出力側にはデータ／ＤＡ１（データ
ＤＡ１を極性反転したもの）が出力されることになる。
そして、クロックがローレベルからハイレベルに変化す
ると、スレーブ部８の第２トランスファーゲート１１は
オンとなり、マスター部１の第１トランスファーゲート
４はオフとなって、マスター部１に取り込まれたデータ
がスレーブ部８から出力されることになる。即ち、第１
インバータ７より出力されるデータ／ＤＡ１は第２トラ
ンスファーゲート１１を通過して第２インバータ１４の
入力側に入力され、出力端子ＱよりデータＤＡ１が出力
されることになる。そして、クロックがローレベルに戻
ると、再びマスター部１の第１トランスファーゲート４
はオンとなり、再びマスター部１へのデータの取り込み
が行われることになる。この時、スレーブ部８の第２ト
ランスファーゲート１１はオフとなって、第２インバー
タ１４の入力側はハイインピーダンス状態となるが、あ
る一定期間は第２インバータ１４の入力データは保持さ
れることになる。その結果、クロックの周波数が高い場
合にはスタティック型フリップフロップ回路と同じ動作
が得られ、しかもクロックの立ち上がりからデータ出力
の時間がスタティック型に比べて短縮され、且つスタテ
ィック型よりも低消費電力化が図れることになる。
リップフロップ回路の動作について説明する。先ず、ク
ロック入力端子ＣＫに入力されるクロックがローレベル
の時、マスター部１の第１トランスファーゲート４はオ
ンとなり、スレーブ部８の第２トランスファーゲート１
１はオフとなってマスター部１へのデータの取り込みが
行われることになる。即ち、データ入力端子Ｄより入力
されているデータＤＡ１は第１トランスファーゲート４
を通過して第１インバータ７の入力側に入力され、この
第１インバータ７の出力側にはデータ／ＤＡ１（データ
ＤＡ１を極性反転したもの）が出力されることになる。
そして、クロックがローレベルからハイレベルに変化す
ると、スレーブ部８の第２トランスファーゲート１１は
オンとなり、マスター部１の第１トランスファーゲート
４はオフとなって、マスター部１に取り込まれたデータ
がスレーブ部８から出力されることになる。即ち、第１
インバータ７より出力されるデータ／ＤＡ１は第２トラ
ンスファーゲート１１を通過して第２インバータ１４の
入力側に入力され、出力端子ＱよりデータＤＡ１が出力
されることになる。そして、クロックがローレベルに戻
ると、再びマスター部１の第１トランスファーゲート４
はオンとなり、再びマスター部１へのデータの取り込み
が行われることになる。この時、スレーブ部８の第２ト
ランスファーゲート１１はオフとなって、第２インバー
タ１４の入力側はハイインピーダンス状態となるが、あ
る一定期間は第２インバータ１４の入力データは保持さ
れることになる。その結果、クロックの周波数が高い場
合にはスタティック型フリップフロップ回路と同じ動作
が得られ、しかもクロックの立ち上がりからデータ出力
の時間がスタティック型に比べて短縮され、且つスタテ
ィック型よりも低消費電力化が図れることになる。
【０００４】
【発明が解決しようとする課題】ところで、このような
従来構成のダイナミック型フリップフロップ回路におい
ては、クロックがローレベルからハイレベルへ、そして
ハイレベルからローレベルへと常に変化している時は問
題がないが、電源投入状態でクロックが停止してローレ
ベルのまま変化しない時、所謂スタンバイ状態の時に
は、スレーブ部８の第２トランスファーゲート１１がオ
フとなって第２インバータ１４の入力側はハイインピー
ダンス状態となり、第２インバータ１４の入力電圧レベ
ルが不安定となるため、状態によっては第２インバータ
１４を構成するｐチャンネルＭＯＳＦＥＴ１３及びｎチ
ャンネルＭＯＳＦＥＴ１２が共にオンとなって、電源と
接地（グランド）間にスタンバイ（貫通）電流が流れる
ことになる。そのため、このようなダイナミック型フリ
ップフロップ回路をＬＳＩ内で多数使用している場合に
は、そのスタンバイ電流が非常に大きなものとなり消費
電力が増大すると云った問題を生じていた。そこで、本
発明ではこのスタンバイ電流を大幅に低減できるダイナ
ミック型フリップフロップ回路を提供することを目的と
する。
従来構成のダイナミック型フリップフロップ回路におい
ては、クロックがローレベルからハイレベルへ、そして
ハイレベルからローレベルへと常に変化している時は問
題がないが、電源投入状態でクロックが停止してローレ
ベルのまま変化しない時、所謂スタンバイ状態の時に
は、スレーブ部８の第２トランスファーゲート１１がオ
フとなって第２インバータ１４の入力側はハイインピー
ダンス状態となり、第２インバータ１４の入力電圧レベ
ルが不安定となるため、状態によっては第２インバータ
１４を構成するｐチャンネルＭＯＳＦＥＴ１３及びｎチ
ャンネルＭＯＳＦＥＴ１２が共にオンとなって、電源と
接地（グランド）間にスタンバイ（貫通）電流が流れる
ことになる。そのため、このようなダイナミック型フリ
ップフロップ回路をＬＳＩ内で多数使用している場合に
は、そのスタンバイ電流が非常に大きなものとなり消費
電力が増大すると云った問題を生じていた。そこで、本
発明ではこのスタンバイ電流を大幅に低減できるダイナ
ミック型フリップフロップ回路を提供することを目的と
する。
【０００５】
【課題を解決するための手段】上記した目的を達成する
ため本発明では、入力データを取り込むマスター部と、
このマスター部に取り込まれたデータを出力するスレー
ブ部とからなるダイナミック型フリップフロップ回路に
おいて、前記マスター部は、入力クロックが第１の電圧
レベル（この場合、ローレベル）にあるときに開状態
（オン）となって入力側に供給される入力データを通過
させる第１トランスファーゲートと、この第１トランス
ファーゲートの出力側に接続される第１インバータとを
含み、前記スレーブ部は、入力クロックが第２の電圧レ
ベル（この場合、ハイレベル）にあるときに開状態とな
って入力側に供給される第１インバータの出力データを
通過させる第２トランスファーゲートと、この第２トラ
ンスファーゲートの出力側に接続される第２インバータ
と、第２トランスファーゲートの出力を安定化する回路
とを含んでいるものである。具体的に、前記回路は、第
２トランスファーゲートの出力側にゲート電極が接続さ
れそのソース電極が接地されると共にドレイン電極が第
２インバータの出力側に接続されたｎチャンネルＭＯＳ
ＦＥＴと、第２インバータの出力側にゲート電極が接続
されそのソース電極が電源に接続されると共にドレイン
電極が第２トランスファーゲートの出力側に接続された
ｐチャンネルＭＯＳＦＥＴとを含んでいるか、或いは第
２トランスファーゲートの出力側にゲート電極が接続さ
れそのソース電極が電源に接続されると共にドレイン電
極が第２インバータの出力側に接続されたｐチャンネル
ＭＯＳＦＥＴと、第２インバータの出力側にゲート電極
が接続されそのソース電極が接地されると共にドレイン
電極が第２トランスファーゲートの出力側に接続された
ｎチャンネルＭＯＳＦＥＴとを含んでいるものである。
ため本発明では、入力データを取り込むマスター部と、
このマスター部に取り込まれたデータを出力するスレー
ブ部とからなるダイナミック型フリップフロップ回路に
おいて、前記マスター部は、入力クロックが第１の電圧
レベル（この場合、ローレベル）にあるときに開状態
（オン）となって入力側に供給される入力データを通過
させる第１トランスファーゲートと、この第１トランス
ファーゲートの出力側に接続される第１インバータとを
含み、前記スレーブ部は、入力クロックが第２の電圧レ
ベル（この場合、ハイレベル）にあるときに開状態とな
って入力側に供給される第１インバータの出力データを
通過させる第２トランスファーゲートと、この第２トラ
ンスファーゲートの出力側に接続される第２インバータ
と、第２トランスファーゲートの出力を安定化する回路
とを含んでいるものである。具体的に、前記回路は、第
２トランスファーゲートの出力側にゲート電極が接続さ
れそのソース電極が接地されると共にドレイン電極が第
２インバータの出力側に接続されたｎチャンネルＭＯＳ
ＦＥＴと、第２インバータの出力側にゲート電極が接続
されそのソース電極が電源に接続されると共にドレイン
電極が第２トランスファーゲートの出力側に接続された
ｐチャンネルＭＯＳＦＥＴとを含んでいるか、或いは第
２トランスファーゲートの出力側にゲート電極が接続さ
れそのソース電極が電源に接続されると共にドレイン電
極が第２インバータの出力側に接続されたｐチャンネル
ＭＯＳＦＥＴと、第２インバータの出力側にゲート電極
が接続されそのソース電極が接地されると共にドレイン
電極が第２トランスファーゲートの出力側に接続された
ｎチャンネルＭＯＳＦＥＴとを含んでいるものである。
【０００６】
【作用】このような構成によると、電源が投入されてい
てもクロックがローレベルのままであるスタンバイ状態
の時に、スレーブ部の第２トランスファーゲートのオフ
の状態が続いて、その第２トランスファーゲートの出力
が不安定状態になりかけた時、直ちにｎチャンネルＭＯ
ＳＦＥＴ及びｐチャンネルＭＯＳＦＥＴがオンすること
によって、第２トランスファーゲートの出力の電圧レベ
ルは安定となり、この第２トランスファーゲートの出力
に接続されている第２インバータに貫通電流が流れなく
なる。
てもクロックがローレベルのままであるスタンバイ状態
の時に、スレーブ部の第２トランスファーゲートのオフ
の状態が続いて、その第２トランスファーゲートの出力
が不安定状態になりかけた時、直ちにｎチャンネルＭＯ
ＳＦＥＴ及びｐチャンネルＭＯＳＦＥＴがオンすること
によって、第２トランスファーゲートの出力の電圧レベ
ルは安定となり、この第２トランスファーゲートの出力
に接続されている第２インバータに貫通電流が流れなく
なる。
【０００７】
【実施例】以下、本発明の一実施例について図面と共に
説明する。尚、従来と同一部分については同一符号を付
すと共にその説明を省略する。本実施例では、前記した
第２トランスファーゲート１１の出力をスタンバイ状態
において安定化するために、第２トランスファーゲート
１１の出力側にゲート電極が接続されそのソース電極が
接地されると共にドレイン電極が第２インバータ１４の
出力側に接続されたｎチャンネルＭＯＳＦＥＴ２１と、
第２インバータ１４の出力側にゲート電極が接続されそ
のソース電極が電源に接続されると共にドレイン電極が
第２トランスファーゲート１１の出力側に接続されたｐ
チャンネルＭＯＳＦＥＴ２２とを設けたものである。従
って、電源投入状態でクロックが止まりローレベルとな
っている時（図２（ｂ）参照）、即ちスタンバイ状態と
なった時、スレーブ部８の第２トランスファーゲート１
１はオフとなってその出力側がハイインピーダンス状態
となる。この時の第２トランスファーゲート１１の出力
電圧レベルＸ１が例えばローレベルであり、そのスタン
バイ状態がしばらく続くと、第２トランスファーゲート
１１がハイインピーダンス状態であることから、出力電
圧レベルＸ１は不安定状態となり、ローレベルから次第
に上昇してくる（図２（ｄ）参照）。そして、この出力
電圧レベルＸ１が上昇してｎチャンネルＭＯＳＦＥＴ２
１のスレッシュ電圧を超えると、ｎチャンネルＭＯＳＦ
ＥＴ２１はオンして第２インバータ１４の出力電圧レベ
ルをローレベルに固定（図２（ｅ）参照）させる。そし
て、この第２インバータ１４の出力はｐチャンネルＭＯ
ＳＦＥＴ２２のゲート電極に接続されていることからこ
のｐチャンネルＭＯＳＦＥＴ２２もオンし、第２トラン
スファーゲート１１の出力電圧レベルＸ１はハイレベル
に固定されることになる。その結果、第２インバータ１
４を構成しているｐチャンネルＭＯＳＦＥＴ１３はオフ
し、ｎチャンネルＭＯＳＦＥＴ１２はオンすることによ
って、第２インバータ１４は入出力ともその電圧レベル
が固定されることになり、スタンバイ電流は流れないこ
とになる。ここで、図２（ａ）はデータ入力端子Ｄより
入力されているデータＤＡ１、図２（ｃ）は第１インバ
ータ７より出力されているデータ／ＤＡ１である。ま
た、スタンバイ状態になった時の第２トランスファーゲ
ート１１の出力電圧レベルがハイレベルであったとき
は、ｎチャンネルＭＯＳＦＥＴ２１及びｐチャンネルＭ
ＯＳＦＥＴ２２が既にオン状態となっているので、第２
トランスファーゲート１１がハイインピーダンス状態に
なってもそのまま出力電圧レベルＸ１がハイレベルに保
持されることになり、スタンバイ電流はこちらも流れな
いことになる。尚、クロックがローレベルからハイレベ
ルへ変化し、またハイレベルからローレベルに戻る時
は、従来回路と同様に通常のフリップフロップ回路の動
作を行うことになる。
説明する。尚、従来と同一部分については同一符号を付
すと共にその説明を省略する。本実施例では、前記した
第２トランスファーゲート１１の出力をスタンバイ状態
において安定化するために、第２トランスファーゲート
１１の出力側にゲート電極が接続されそのソース電極が
接地されると共にドレイン電極が第２インバータ１４の
出力側に接続されたｎチャンネルＭＯＳＦＥＴ２１と、
第２インバータ１４の出力側にゲート電極が接続されそ
のソース電極が電源に接続されると共にドレイン電極が
第２トランスファーゲート１１の出力側に接続されたｐ
チャンネルＭＯＳＦＥＴ２２とを設けたものである。従
って、電源投入状態でクロックが止まりローレベルとな
っている時（図２（ｂ）参照）、即ちスタンバイ状態と
なった時、スレーブ部８の第２トランスファーゲート１
１はオフとなってその出力側がハイインピーダンス状態
となる。この時の第２トランスファーゲート１１の出力
電圧レベルＸ１が例えばローレベルであり、そのスタン
バイ状態がしばらく続くと、第２トランスファーゲート
１１がハイインピーダンス状態であることから、出力電
圧レベルＸ１は不安定状態となり、ローレベルから次第
に上昇してくる（図２（ｄ）参照）。そして、この出力
電圧レベルＸ１が上昇してｎチャンネルＭＯＳＦＥＴ２
１のスレッシュ電圧を超えると、ｎチャンネルＭＯＳＦ
ＥＴ２１はオンして第２インバータ１４の出力電圧レベ
ルをローレベルに固定（図２（ｅ）参照）させる。そし
て、この第２インバータ１４の出力はｐチャンネルＭＯ
ＳＦＥＴ２２のゲート電極に接続されていることからこ
のｐチャンネルＭＯＳＦＥＴ２２もオンし、第２トラン
スファーゲート１１の出力電圧レベルＸ１はハイレベル
に固定されることになる。その結果、第２インバータ１
４を構成しているｐチャンネルＭＯＳＦＥＴ１３はオフ
し、ｎチャンネルＭＯＳＦＥＴ１２はオンすることによ
って、第２インバータ１４は入出力ともその電圧レベル
が固定されることになり、スタンバイ電流は流れないこ
とになる。ここで、図２（ａ）はデータ入力端子Ｄより
入力されているデータＤＡ１、図２（ｃ）は第１インバ
ータ７より出力されているデータ／ＤＡ１である。ま
た、スタンバイ状態になった時の第２トランスファーゲ
ート１１の出力電圧レベルがハイレベルであったとき
は、ｎチャンネルＭＯＳＦＥＴ２１及びｐチャンネルＭ
ＯＳＦＥＴ２２が既にオン状態となっているので、第２
トランスファーゲート１１がハイインピーダンス状態に
なってもそのまま出力電圧レベルＸ１がハイレベルに保
持されることになり、スタンバイ電流はこちらも流れな
いことになる。尚、クロックがローレベルからハイレベ
ルへ変化し、またハイレベルからローレベルに戻る時
は、従来回路と同様に通常のフリップフロップ回路の動
作を行うことになる。
【０００８】次に、図３は第２トランスファーゲート１
１の出力側にゲート電極が接続されそのソース電極が電
源に接続されると共にドレイン電極が第２インバータ１
４の出力側に接続されたｐチャンネルＭＯＳＦＥＴ２３
と、第２インバータ１４の出力側にゲート電極が接続さ
れそのソース電極が接地されると共にドレイン電極が第
２トランスファーゲート１１の出力側に接続されたｎチ
ャンネルＭＯＳＦＥＴ２４とを設けた他の実施例を示
し、こちらのほうはスタンバイ状態のときの出力電圧レ
ベルＸ１、及び出力端子Ｑの出力レベルが図１の場合と
は逆になるだけで、基本的な動作は全く同じである。即
ち、スタンバイ状態になった時の第２トランスファーゲ
ート１１の出力電圧レベルがハイレベルであった場合
は、出力電圧レベルが不安定状態となり次第に下降して
くるが、その下降途中でｐチャンネルＭＯＳＦＥＴ２３
がオンして第２インバータ１４の出力電圧レベルをＨレ
ベルに固定することで、ｎチャンネルＭＯＳＦＥＴ２４
もオンして、第２トランスファーゲート１１の出力電圧
レベルＸ１をハイレベルに固定することになる。そし
て、スタンバイ状態になった時の出力電圧レベルがロー
レベルであった場合は、ｐチャンネルＭＯＳＦＥＴ２３
及びｎチャンネルＭＯＳＦＥＴ２４は既にオン状態とな
っているので、第２トランスファーゲート１１がハイイ
ンピーダンス状態であってもそのまま出力電圧レベルＸ
１がローレベルに固定されることになる。尚、本実施例
では回路構成の簡素化上トランスファーゲートやインバ
ータをＣＭＯＳで構成したが、ＣＭＯＳではなく個別の
ｎチャンネル、ｐチャンネルＭＯＳＦＥＴを組み合わせ
て構成しても良い。
１の出力側にゲート電極が接続されそのソース電極が電
源に接続されると共にドレイン電極が第２インバータ１
４の出力側に接続されたｐチャンネルＭＯＳＦＥＴ２３
と、第２インバータ１４の出力側にゲート電極が接続さ
れそのソース電極が接地されると共にドレイン電極が第
２トランスファーゲート１１の出力側に接続されたｎチ
ャンネルＭＯＳＦＥＴ２４とを設けた他の実施例を示
し、こちらのほうはスタンバイ状態のときの出力電圧レ
ベルＸ１、及び出力端子Ｑの出力レベルが図１の場合と
は逆になるだけで、基本的な動作は全く同じである。即
ち、スタンバイ状態になった時の第２トランスファーゲ
ート１１の出力電圧レベルがハイレベルであった場合
は、出力電圧レベルが不安定状態となり次第に下降して
くるが、その下降途中でｐチャンネルＭＯＳＦＥＴ２３
がオンして第２インバータ１４の出力電圧レベルをＨレ
ベルに固定することで、ｎチャンネルＭＯＳＦＥＴ２４
もオンして、第２トランスファーゲート１１の出力電圧
レベルＸ１をハイレベルに固定することになる。そし
て、スタンバイ状態になった時の出力電圧レベルがロー
レベルであった場合は、ｐチャンネルＭＯＳＦＥＴ２３
及びｎチャンネルＭＯＳＦＥＴ２４は既にオン状態とな
っているので、第２トランスファーゲート１１がハイイ
ンピーダンス状態であってもそのまま出力電圧レベルＸ
１がローレベルに固定されることになる。尚、本実施例
では回路構成の簡素化上トランスファーゲートやインバ
ータをＣＭＯＳで構成したが、ＣＭＯＳではなく個別の
ｎチャンネル、ｐチャンネルＭＯＳＦＥＴを組み合わせ
て構成しても良い。
【０００９】
【発明の効果】上述した如く本発明のダイナミック型フ
リップフロップ回路に依れば、簡単な構成で且つその動
作速度をほとんど低下させることなく、スタンバイ状態
におけるスタンバイ電流を流れなくすることができるの
で、特に多数のダイナミック型フリップフロップ回路を
ＬＳＩ内で使用する場合には、スタンバイ状態での大幅
な低消費電力化が計れることになる。
リップフロップ回路に依れば、簡単な構成で且つその動
作速度をほとんど低下させることなく、スタンバイ状態
におけるスタンバイ電流を流れなくすることができるの
で、特に多数のダイナミック型フリップフロップ回路を
ＬＳＩ内で使用する場合には、スタンバイ状態での大幅
な低消費電力化が計れることになる。
【図１】 本発明の具体的な回路構成例を示す図。
【図２】 その動作を説明するためのタイミングチャー
ト。
ト。
【図３】 他の実施例を示す図。
【図４】 従来の回路構成例を示す図。
１ マスター部 ８ スレーブ部 １１ 第２トランスファーゲート １４ 第２インバータ ２１、２４ ｎチャンネルＭＯＳＦＥＴ ２２、２３ ｐチャンネルＭＯＳＦＥＴ
Claims (3)
- 【請求項１】入力データを取り込むマスター部と、この
マスター部に取り込まれたデータを出力するスレーブ部
とからなるダイナミック型フリップフロップ回路におい
て、前記マスター部は、入力クロックが第１の電圧レベ
ルにあるときに開状態となって入力側に供給される入力
データを通過させる第１トランスファーゲートと、この
第１トランスファーゲートの出力側に接続される第１イ
ンバータとを含み、前記スレーブ部は、入力クロックが
第２の電圧レベルにあるときに開状態となって入力側に
供給される第１インバータの出力データを通過させる第
２トランスファーゲートと、この第２トランスファーゲ
ートの出力側に接続される第２インバータと、第２トラ
ンスファーゲートの出力を安定化する回路とを含んでい
ることを特徴とするダイナミック型フリップフロップ回
路。 - 【請求項２】前記回路は、第２トランスファーゲートの
出力側にゲート電極が接続されそのソース電極が接地さ
れると共にドレイン電極が第２インバータの出力側に接
続されたｎチャンネルＭＯＳＦＥＴと、第２インバータ
の出力側にゲート電極が接続されそのソース電極が電源
に接続されると共にドレイン電極が第２トランスファー
ゲートの出力側に接続されたｐチャンネルＭＯＳＦＥＴ
とを含んでいることを特徴とする請求項１に記載のダイ
ナミック型フリップフロップ回路。 - 【請求項３】前記回路は、第２トランスファーゲートの
出力側にゲート電極が接続されそのソース電極が電源に
接続されると共にドレイン電極が第２インバータの出力
側に接続されたｐチャンネルＭＯＳＦＥＴと、第２イン
バータの出力側にゲート電極が接続されそのソース電極
が接地されると共にドレイン電極が第２トランスファー
ゲートの出力側に接続されたｎチャンネルＭＯＳＦＥＴ
とを含んでいることを特徴とする請求項１に記載のダイ
ナミック型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274566A JPH0590913A (ja) | 1991-09-25 | 1991-09-25 | ダイナミツク型フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274566A JPH0590913A (ja) | 1991-09-25 | 1991-09-25 | ダイナミツク型フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590913A true JPH0590913A (ja) | 1993-04-09 |
Family
ID=17543521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274566A Pending JPH0590913A (ja) | 1991-09-25 | 1991-09-25 | ダイナミツク型フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619157A (en) * | 1993-12-14 | 1997-04-08 | Sony Corporation | Synchronizing circuit with dynamic and static latch circuitry |
| JP2020053813A (ja) * | 2018-09-26 | 2020-04-02 | 東芝情報システム株式会社 | フリップフロップ回路及び半導体装置 |
-
1991
- 1991-09-25 JP JP3274566A patent/JPH0590913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619157A (en) * | 1993-12-14 | 1997-04-08 | Sony Corporation | Synchronizing circuit with dynamic and static latch circuitry |
| JP2020053813A (ja) * | 2018-09-26 | 2020-04-02 | 東芝情報システム株式会社 | フリップフロップ回路及び半導体装置 |
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