JP2020053813A - フリップフロップ回路及び半導体装置 - Google Patents
フリップフロップ回路及び半導体装置 Download PDFInfo
- Publication number
- JP2020053813A JP2020053813A JP2018180879A JP2018180879A JP2020053813A JP 2020053813 A JP2020053813 A JP 2020053813A JP 2018180879 A JP2018180879 A JP 2018180879A JP 2018180879 A JP2018180879 A JP 2018180879A JP 2020053813 A JP2020053813 A JP 2020053813A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- flip
- circuit
- clock
- flop circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 239000013256 coordination polymer Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Images
Abstract
Description
11 第1のインバータ
12 第2のインバータ
13 スイッチ
21 反転遅延回路
22 ナンドゲート
23 インバータ
31 第1のリセット素子
32 第2のリセット素子
33 第3のリセット素子
60 クロック生成回路
70 リセット信号生成回路
80、80A、80B 半導体装置
Claims (7)
- 第1のインバータと、
第2のインバータと、
前記第1のインバータと前記第2のインバータとの間に接続され、ハイインピーダンス状態と信号通過状態とのスイッチングを行うスイッチと、
を具備したことを特徴とするフリップフロップ回路。 - 前記第1のインバータ、前記第2のインバータ、前記スイッチを構成するトランジスタをCMOSトランジスタにより構成することを特徴とする請求項1に記載のフリップフロップ回路。
- 前記スイッチを、NMOSトランジスタとPMOSトランジスタとにより構成し、
前記NMOSトランジスタと前記PMOSトランジスタのドレイン同士及びソース同士を接続して構成したことを特徴とする請求項2に記載のフリップフロップ回路。 - 前記第1のインバータに接続され、この第1のインバータの出力をHレベルとする第1のリセット素子と、
前記第2のインバータの入力に接続され、Hレベルの信号を出力する第2のリセット素子と、
を具備し、非同期リセット機能を備えることを特徴とする請求項1乃至3のいずれか1項に記載のフリップフロップ回路。 - 前記第1のインバータに接続され、この第1のインバータの出力をHレベルとする第1のリセット素子と、
前記第1のインバータの出力とスイッチとの間に接続され、Hレベルの信号を出力する第3のリセット素子と、
を具備し、同期リセット機能を備えることを特徴とする請求項1乃至3のいずれか1項に記載のフリップフロップ回路。 - 請求項1乃至3のいずれか1項に記載のフリップフロップ回路を複数備え、
前記複数のフリップフロップ回路のクロック端子に与えるクロックを発生するクロック発生回路と
を具備することを特徴とする半導体装置。 - 請求項4または請求項5に記載のフリップフロップ回路を複数備え、
前記複数のフリップフロップ回路のクロック端子へクロックを与えるクロック出力回路と、
前記複数のフリップフロップ回路のリセット端子へリセット信号を出力するリセット信号生成回路と
を具備することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018180879A JP7255044B2 (ja) | 2018-09-26 | 2018-09-26 | フリップフロップ回路及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018180879A JP7255044B2 (ja) | 2018-09-26 | 2018-09-26 | フリップフロップ回路及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020053813A true JP2020053813A (ja) | 2020-04-02 |
JP7255044B2 JP7255044B2 (ja) | 2023-04-11 |
Family
ID=69994095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018180879A Active JP7255044B2 (ja) | 2018-09-26 | 2018-09-26 | フリップフロップ回路及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7255044B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04180407A (ja) * | 1990-11-15 | 1992-06-26 | Sharp Corp | ダイナミック型フリップフロップ回路 |
JPH0590913A (ja) * | 1991-09-25 | 1993-04-09 | Sharp Corp | ダイナミツク型フリツプフロツプ回路 |
JPH08195650A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | マスタスレーブ方式フリップフロップ回路 |
JPH1131962A (ja) * | 1997-07-09 | 1999-02-02 | Sony Corp | データバス出力回路 |
JP2015012424A (ja) * | 2013-06-28 | 2015-01-19 | パナソニック株式会社 | ラッチ及びフリップフロップ |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4180407B2 (ja) | 2003-03-13 | 2008-11-12 | 本田技研工業株式会社 | 灯火器制御装置 |
-
2018
- 2018-09-26 JP JP2018180879A patent/JP7255044B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04180407A (ja) * | 1990-11-15 | 1992-06-26 | Sharp Corp | ダイナミック型フリップフロップ回路 |
JPH0590913A (ja) * | 1991-09-25 | 1993-04-09 | Sharp Corp | ダイナミツク型フリツプフロツプ回路 |
JPH08195650A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | マスタスレーブ方式フリップフロップ回路 |
JPH1131962A (ja) * | 1997-07-09 | 1999-02-02 | Sony Corp | データバス出力回路 |
JP2015012424A (ja) * | 2013-06-28 | 2015-01-19 | パナソニック株式会社 | ラッチ及びフリップフロップ |
Also Published As
Publication number | Publication date |
---|---|
JP7255044B2 (ja) | 2023-04-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7332949B2 (en) | High speed pulse based flip-flop with a scan function and a data retention function | |
KR101799858B1 (ko) | 동적인 전력을 감소시키기 위한 플립-플롭 | |
US9641159B1 (en) | Flip-flop circuit | |
TWI475352B (zh) | 狀態保持電路及該種電路之操作方法 | |
KR100612417B1 (ko) | 펄스-기반 고속 저전력 게이티드 플롭플롭 회로 | |
JP2009288056A (ja) | スキャン出力信号遮断機能付きスキャンフリップフロップ | |
US20080074151A1 (en) | Dual-edge-triggered, clock-gated logic circuit and method | |
JP4197532B2 (ja) | カウンタ | |
US8797077B2 (en) | Master-slave flip-flop circuit | |
US20140328115A1 (en) | Positive edge preset reset flip-flop with dual-port slave latch | |
CN114567297B (zh) | D触发器以及包括d触发器的处理器和计算装置 | |
US20140232439A1 (en) | Negative edge preset reset flip-flop with dual-port slave latch | |
US9755618B1 (en) | Low-area low clock-power flip-flop | |
CN106169921B (zh) | 用于低功率脉冲触发的触发器的条件式脉冲发生器电路 | |
JP7255044B2 (ja) | フリップフロップ回路及び半導体装置 | |
CN110798179A (zh) | 具有低时钟耗散功率的d触发器 | |
JP2008109608A (ja) | フリップフロップ回路 | |
CN114417760A (zh) | 包含时钟门控电路的触发单元 | |
CN109088618B (zh) | C2mos触发器 | |
US9007111B2 (en) | Negative edge reset flip-flop with dual-port slave latch | |
JP2001324544A (ja) | スキャンパステスト用フリップフロップ回路 | |
JP2010288016A (ja) | 半導体集積回路装置 | |
US11726141B2 (en) | Flip-flop circuitry | |
US9929723B2 (en) | Flip flop using dual inverter feedback | |
US8618856B1 (en) | Shadow latch |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210222 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220401 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221028 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230228 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230228 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7255044 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |