CN110798179A - 具有低时钟耗散功率的d触发器 - Google Patents

Abstract

提供了一种具有低时钟耗散功率的D触发器，所述D触发器包括：主块，被配置为基于时钟信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；从块，被配置为基于时钟信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

Description

具有低时钟耗散功率的D触发器

技术领域

与实施例一致的设备涉及片上系统(SoC)电路，更具体地，涉及具有低时钟耗散功率的D触发器。

背景技术

D触发器是时序或存储标准单元电路的基本单元。由于它们的尺寸，D触发器可以是片上系统(SoC)面积、功率和性能方面的影响元件之一。例如，时序单元的全部形式可以从D触发器派生。时序单元可以在SoC中占据总标准单元区域的重要的部分。包括时钟网络的时序单元可以贡献到由SoC消耗的总功率的约一半。时序单元中的任何单元级的影响可以直接影响SoC的功耗。

D触发器电路的组件可以包括诸如鳍式场效晶体管(FINFET)(14nm、10nm、8nm等)的技术，它们因高栅极电容而具有高的动态功率耗散和延迟。在FINFET中，SoC动态功率会比漏功率大十倍至百倍。若为了使动态功耗最小化而减小时序单元的尺寸，则会增大时序单元的延迟。这会使时序单元的效率最小化。

图1是示出D触发器电路的电路图。如图1中描绘的，时钟信号CK被送到由两个互补金属氧化物半导体(CMOS)反相器(MOSFET对P15和N15以及MOSFET对P16和N16)构成的缓冲器块101。时钟信号的反相信号可被称为NCLK。NCLK的反相信号为DCLK信号，DCLK的极性与时钟信号类似。如图1中标注的，NCLK和DCLK信号在D触发器电路中可被用作时钟信号。

D触发器电路具有主-从拓扑，其允许D值在时钟信号的上升和下降转变内通过主块102和从块103传播。当时钟信号为复位(reset)时，主块102允许D值传播到从块的输入。类似地，当时钟信号为置位(set)时，从块103允许其输入处的D值传播到Q(D触发器电路的输出)。主块102和从块103可以通过在各自块中的反馈通道来保留输入处的值。

考虑D值为“1”并且时钟信号为复位，那么NCLK将为置位，DCLK将为复位。在主块102的输入处，MOSFET堆栈P1、P2、N1和N2有效，并且将在主锁存器内传递D值。D值可以以与D的极性相反的极性的值被传播到反相器(MOSFET对P21和N21)。反相器(MOSFET对P21和N21)的输出的极性将与D的极性相同。由于MOSFET对P7和N7将截止，所以从块103将截止。主块102中的反馈单元(MOSFET对P9和N10)将截止。当时钟信号为置位时，D值将通过反馈单元保留。

当时钟信号为置位时，NCLK将为复位，DCLK将为置位。在从块103的输入处，MOSFET堆栈P6、P7、N7和N8有效，并且将允许(被主块)锁存的D值传播到从块中。D值可以以与D的极性相反的极性的值被传播到反相器(MOSFET对P14和N14)。反相器(MOSFET对P14和N14)的输出的极性将与D的极性相同。因此，D值被传递到Q(D触发器电路的输出)。由于MOSFET对P2和N1将截止，所以主块102将截止。从块103中的反馈单元(MOSFET对P18和N19)将截止，D值被传递到Q(D触发器电路的输出)。当时钟信号为复位时，Q值将通过反馈单元保留。

由于使用两个显式CLK反相器(MOSFET对P15和N15以及MOSFET对P16和N16(缓冲器块101))来产生NCLK和DCLK信号，所以D触发器电路的功耗会高。对于时钟信号，栅极负载会是高的。由于对两个时钟相位信号NCLK和DCLK的依赖性，可能存在鲁棒性的问题。

图2是示出另一D触发器电路的电路图。如图2中标注的，这里的D触发器电路使用传输门(TG)。由于使用两个显式CLK反相器来产生NCLK和DCLK信号，所以D触发器电路的功耗会高。对于时钟信号，栅极负载会是高的。由于对两个时钟相位信号NCLK和DCLK的依赖性，可能存在鲁棒性的问题。

发明内容

根据实施例，一种D触发器包括：主块，被配置为基于时钟信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；从块，被配置为基于时钟信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

根据实施例，一种D触发器包括：主块，被配置为基于时钟信号的反向信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；从块，被配置为基于时钟信号和时钟信号的反向信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

根据实施例，一种D触发器包括：主块，被配置为基于时钟信号的反向信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；从块，被配置为基于时钟信号的反向信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

附图说明

图1是D触发器电路的电路图。

图2是另一D触发器电路的电路图。

图3是根据实施例的第一D触发器电路的电路图。

图4是根据实施例的第二D触发器电路的电路图。

图5是根据实施例的第三D触发器电路的电路图。

图6A和图6B分别是图3的第一D触发器电路和图4的第二D触发器电路的布局区域的图。

具体实施方式

实施例提供了具有低时钟耗散功率的D触发器。

实施例还提供了用于在高性能标准单元库中使用的在最佳区域处具有低电压可操作性的D触发器。

实施例还提供了对诸如数据保持、数据竞争、写回、内部保持故障等问题具有鲁棒性的D触发器。

图3是根据实施例的第一D触发器电路300的电路图。第一D触发器电路300以时钟(CK)信号的相位中的一个相位操作。第一D触发器电路300包括主块301和从块302。主块301的目的在于在CK为复位时保持D的输入值，从块302的目的在于在CK信号的上升沿处传递D值。当CK信号为复位时，主块301允许D值传播到从块302的输入。类似地，当CK信号为置位时，从块302允许其输入处的D值传播到Q(第一D触发器电路300的输出)。主块301和从块302包括呈CMOS构造(例如，CMOS反相器构造)和TG构造的晶体管的网路，用以在CK信号的适当的相位处保持和传递D值。

如图3中描绘的，第一D触发器电路300以CK信号的单个相位操作。D值可被送到反相器303以产生其极性与D相反的DN。主块301和从块302可以通过节点n1和n2连接。CK信号以及D值和DN值可以作为输入被送到主块301，CK以及节点n1和n2处的值可以作为输入被送到从块302。为简单起见，没有描绘主块301与从块302之间的连接。

在示例中，考虑D值为“0”(复位)并且CK信号为复位(0)。通过反相器303(P1和N1)的操作，DN值将为“1”。在主块301的输入处，P2和P3将导通，而N2和N3将截止。这样，节点n2处的电压将被拉至电压VDD(第一电压源)。节点n2处的值将为“1”。由于DN为“1”且CK为“0”，所以P7和N5将截止，N6和P6将导通。由于节点n2的状态作为输入被送到N7，所以N7将导通。因此，节点n1处的电压将被拉至电压VSS(第二电压源)。节点n1处的值将为“0”，N4将截止。只要CK信号为复位，主块301就保留或锁存D值。在此处的附图中，“P”可以指P沟道金属氧化物半导体(PMOS)晶体管，“N”可以指N沟道金属氧化物半导体(NMOS)晶体管。

当CK为置位时，从块302可以将D值传播到Q(第一D触发器电路300的输出)。由于CK信号和n2的值为“1”，所以P9、P10和P13将截止，N8、N9和N12将导通。如此，节点X处的电压将被拉至电压VSS。节点X处的值将为“0”。由于节点X和n1处的值为“0”，所以P11和P12将导通，N13将截止。如此，节点Y处的电压将被拉至电压VDD。节点Y处的值将为“1”，P8将截止。节点Y处的值可被送到反相器(P14和N14)，反相器的输出(Q)将为“0”。因此，D值在CK信号的上升沿处被传播到从块302的输出。

主块301包括晶体管P4和P5，从块302包括晶体管N10和N11，这提高了各个块的稳定性。由于在主块301和从块302的输入处会存在偏差或工艺变化，所以所述晶体管可以确保节点n1和n2处的电压具有相反的极性并且节点X和Y处的电压具有相反的极性。

通过仅用CK信号来调整第一D触发器电路300的时钟相关操作，可以显著降低第一D触发器电路300的功耗。摆脱了对使用时钟缓冲器产生NCLK信号和DCLK信号的需要。对于时钟信号，栅极负载会是高的。由于在第一D触发器电路300中没有时钟缓冲器，所以在同一数据周期处可以没有时钟功率耗散。第一D触发器电路300因不依赖CK信号的两个相位而可以是鲁棒的。第一D触发器电路300可以在亚阈值电压下操作。

图4是根据实施例的第二D触发器电路400的电路图。第二D触发器电路400包括主块401和从块402。主块401的目的在于在CK为复位时保持D值，从块402的目的在于在CK信号的上升沿处传递D值。当CK信号为复位时，主块401允许D值传播到从块402的输入。类似地，当CK信号为置位时，从块402允许其输入处的D值传播到Q(第二D触发器电路400的输出)。主块401和从块402包括呈CMOS构造(例如，CMOS反相器构造)和TG构造的晶体管的网路，用以在CK信号的适当的相位处保持和传递D值。

如图4中描绘的，第二D触发器电路400包括两个反相器以获得D和CK信号的相反的极性。D值可被送到反相器403以产生其极性与D的极性相反的nD。CK信号的值可被送到反相器404以产生其极性与CK信号的极性相反的NCLK。主块401和从块402可以通过节点n1连接。NCLK信号以及D值和nD值可以作为输入被送到主块401，NCLK、CK和节点n1处的值可以作为输入被送到从块402。

在示例中，考虑D值为“0”(复位)并且CK信号为复位(0)。通过反相器403(P1和N1)的操作，nD值将为“1”。通过反相器404(P2和N2)的操作，NCLK值将为“1”。在主块401的输入处，P3、P4和N4将导通，而N3和P5将截止。如此，节点n2处的电压将被拉至VDD。节点n2处的值将为“1”。由于nD和NCLK为“1”，所以P7和P8将截止。由于节点n2处的值为“1”，所以P6也将截止。由于nD和NCLK为“1”，所以N7和N8将导通。因此，节点n1处的电压将被拉至电压VSS。节点n1处的值将为“0”。只要CK信号为复位，主块401就保留D值。

当CK为置位(1)时，从块402可以将D值传播到Q(第二D触发器电路400的输出)。由于CK信号的值为“1”且NCLK和节点n1处的值为“0”，所以N9将截止，P9、P10和N10将导通。如此，节点n8处的电压将被拉至VDD。节点n8处的值将为“1”。节点n8处的值可被送到反相器(P14和N14)，反相器的输出(Q)将为“0”。在从块402中的反馈单元(MOSFET对P11和N11)将被截止，并且D值被传递到Q(D触发器电路的输出)。因此，D值在CK信号的上升沿处被传播到从块402的输出。

主块401包括提高主块401的稳定性的晶体管N5和N6。由于在主块401的输入处会存在偏差或工艺变化，所以晶体管N5和N6可以确保节点n1和n2处的电压具有相反的极性。

通过使用CK和NCLK信号来调整第二D触发器电路400的时钟相关操作，可以显著降低第二D触发器电路400的功耗。第二D触发器电路400不包括作为时钟功率和SoC功率的主要贡献者的时钟缓冲器。对于时钟信号，栅极负载可以是低的。第二D触发器电路400的传播延迟可以更低。由于在第二D触发器电路400中没有时钟缓冲器，所以在同一数据周期处可以没有时钟功率耗散。第二D触发器电路400因不依赖CK信号的两个相位而可以是鲁棒的。第二D触发器电路400可以在亚阈值电压下操作。

图5是根据实施例的第三D触发器电路500的电路图。第三D触发器电路500包括主块501和从块502。主块501的目的在于在CK为复位时保持D值，从块502的目的在于在CK信号的上升沿处传递D值。当CK信号为复位时，主块501允许D值传播到从块502的输入。类似地，当CK信号为置位时，从块502允许其输入处的D值传播到Q(第三D触发器电路500的输出)。主块501和从块502包括呈CMOS构造(例如，CMOS反相器构造)和TG构造的晶体管的网路，用以在CK信号的适当的相位处保持和传递D值。

如图5中描绘的，第三D触发器电路500包括两个反相器以获得D和CK信号的相反的极性。D值可被送到反相器503以产生其极性与D的极性相反的DN。CK信号的值可被送到反相器504以产生其极性与CK信号的极性相反的NCK。主块501和从块502可以通过节点X和Y连接。NCK信号以及D值和DN值可以作为输入被送到主块501，NCK以及节点X和Y处的值可以作为输入被送到从块502。

在示例中，考虑D值为“0”(复位)并且CK信号为复位(0)。通过反相器503(P1和N1)的操作，DN值将为“1”。通过反相器504(P2和N2)的操作，NCK值将为“1”。在主块501的输入处，N4、N5和P5将导通，而P4和N3将截止。如此，节点X处的电压将被拉至电压VSS。节点X处的值将为“0”。由于DN和NCK为“1”，所以P7和P8将截止。由于节点X处的值为“0”，所以P3也将导通。由于P5将导通，所以节点Y处的电压将被拉至电压VDD。节点Y处的值将为“1”。只要CK信号为复位，主块501就保留D值。

当CK为置位(1)时，从块502可以将D值传播到Q(第三D触发器电路500的输出)。由于CK信号的值为“1”，NCK为“0”、节点X处的值为“0”且节点Y处的值为“1”，所以P9将截止，P10、P11和P12将导通。如此，节点n3处的电压将被拉至电压VDD。节点n3处的值将为“1”。由于节点Y处和节点n3处的值为“1”且NCK和节点X处的值为“0”，所以N6和N8将导通，N1、N7和N9将截止。如此，节点n4处的电压将被拉至电压VSS。节点n4处的值将为“0”，N11将截止。节点n3处的值可被送到反相器(P13和N12)，反相器的输出(Q)将为“0”。因此，D值在CK信号的上升沿处被传播到从块502的输出。

主块501包括提高主块501的稳定性的晶体管P14和N13。如此，节点X和Y处的电压具有相反的极性。从块502包括提高从块502的稳定性的晶体管P15和N14。如此，节点n3和n4处的电压具有相反的极性。由于在主块501和从块502的输入处会存在偏差或工艺变化，所以所述晶体管可以确保节点X和Y处的电压具有相反的极性并且节点n3和n4处的电压具有相反的极性。

通过使用CK和NCK信号来调整第三D触发器电路500的时钟相关操作，可以显著降低第三D触发器电路500的功耗。第三D触发器电路500不包括作为时钟功率和SoC功率的主要贡献者的时钟缓冲器。对于时钟信号，栅极负载可以是低的。由于在第三D触发器电路500中没有时钟缓冲器，所以在同一数据周期处可以没有时钟功率耗散。第三D触发器电路500因不依赖CK信号的两个相位而可以是鲁棒的。第三D触发器电路500可以在亚阈值电压下操作。

图6A和图6B分别是图3的第一D触发器电路300和图4的第二D触发器电路400的布局区域的图。在第一D触发器电路300和第二D触发器电路400两者中的栅极线GL的节距的数量为17。

D触发器电路可以以时钟信号的单个相位操作。这提高了D触发器电路的鲁棒性。无需产生两个相位的时钟信号可以使D触发器电路的功耗最小化。D触发器电路可以对诸如亚阈值电压的低电压敏感。D触发器电路的鲁棒性可以从下表推断出来。

表1

表1描述了当(对应的D触发器电路中的晶体管的)漏电压VDD处于亚阈值范围(0.4V-0.6V)时，对应的D触发器电路的主块和/或从块处的输入已被误解的实例的数量。误解(“0”为“1”或“1”为“0”)可能导致D触发器电路无法将D值从D触发器电路的输入传播到D触发器电路的输出。最小的误解(理想地，0)表示有效的鲁棒性标准。D触发器电路(即，现有的D触发器电路、第一D触发器电路300和第二D触发器电路400)中的每个可以在三个工艺角(例如，表示硅中的NMOS和PMOS强度的快-慢(FS)、慢-快(SF)和典型-典型(TT))处进行测试或评估。

如表1中描绘的，对于0.5V的漏电压，现有的D触发器电路的误解数等于第一D触发器电路300和第二D触发器电路400的误解数。当漏电压下降到低于0.5V时，与第一D触发器电路300和第二D触发器电路400相比，在现有的D触发器电路中误解数的增加的可能性开始增加。当漏电压进一步降低至0.4V时，影响是复杂的。

D触发器电路的单时钟相位可操作性允许使时钟反相器的尺寸最小化，从而反过来允许使时钟引脚(CLK)的输入电容以及SoC电平延迟和功率最小化。D触发器电路可以具有均衡的上升和下降延迟。

表2

表2分别描述了如图3、图4和图5中描绘的第一D触发器电路、第二D触发器电路与第三D触发器电路之间的性能比较。可以通过将表2的参数与(图1和图2中描述的)现有的时序单元进行比较来获得D触发器电路的性能统计。如表2中描绘的，与现有的时序单元相比，D触发器电路的时钟功率已在类似的或最小化的延迟下显著减小。

在D触发器电路中可以防止交叉耦合多图案(Cross Coupled Poly Pattern)的使用。这可以是有利的，原因在于交叉耦合多图案(SIC-XC)会具有较高的制造成本并且更会易于工艺变化。在D触发器电路中使用的设计可以扩展到其它时序单元。可以使用FINFET或深亚微米技术来设计D触发器电路。

这里公开的实施例可以通过至少一个软件程序来实现，所述至少一个软件程序在至少一个硬件装置上运行并且执行网络管理功能以控制网络元件。图3、图4和图5中示出的网络元件包括块，所述块可以是硬件装置或者硬件装置和软件模块的组合。

这里公开的实施例描述了具有低时钟耗散功率的D触发器。因此，理解的是，当程序在服务器或移动装置或者任何合适的可编程装置上运行时，保护范围扩展到这样的程序以及除了在其中具有消息的计算机可读存储介质之外的包括用于实现该方法的一个或更多个步骤的程序代码的这样的计算机可读存储介质。所述方法通过软件程序或与软件程序一起实现，所述软件程序以例如超高速集成电路硬件描述语言(VHDL)或另一编程语言来编写，或者所述方法通过一种或更多种VHDL或者在至少一个硬件装置上执行的若干软件模块来实现。硬件装置可以是可被编程的任意类型的便携式装置。所述装置还可以包括例如与专用集成电路(ASIC)类似的硬件，或者与ASIC和现场可编程门阵列(FPGA)类似的硬件和软件的组合，或者至少一个微处理器和具有位于其中的软件模块的至少一个存储器。这里描述的方法实施例可以部分地以硬件且部分地以软件来实现。可选地，实施例可以在不同的硬件装置上实现，例如，使用多个中央处理单元(CPU)。

作为在本发明构思的领域中的传统，根据功能块、单元和/或模块描述并在附图中示出示例实施例。本领域技术人员将理解的是，这些块、单元和/或模块通过可使用基于半导体的制造技术或其它制造技术而形成的电子(或光学)电路(诸如，逻辑电路、分立组件、微处理器、硬线电路、存储器元件、线路连接等)被物理实现。在块、单元和/或模块通过微处理器或类似物实现的情况下，可使用软件(例如，微代码)对它们进行编程以执行这里讨论的各种功能，并且可由固件和/或软件可选择地驱动它们。可选地，每个块、单元和/或模块可通过专用硬件来实现，或者可被实现为用于执行一些功能的专用硬件和用于执行其它功能的处理器(例如，一个或更多个编程的微处理器和关联电路)的组合。另外，在不脱离本发明构思的范围的情况下，示例实施例的每个块、单元和/或模块可被物理分开为两个或更多个相互作用且分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，示例实施例的块、单元和/或模块可被物理组合成更复杂的块、单元和/或模块。

实施例的前述描述将充分地揭示这里的实施例的本质，使得他人可以通过应用现有知识容易地修改和/或适应性修改这些实施例的各种应用，并且因此，这样的适应性修改和修改可以是并且意图在公开的实施例的等同物的含义和范围内来理解。将要理解的是，这里采用的措辞或术语是出于描述的目的而非限制。因此，虽然已经根据示例描述了这里的实施例，但是本领域技术人员将认识到，可以在如这里描述的实施例的精神和范围内进行修改来实践这里的实施例。

Claims (20)

1.一种D触发器，所述D触发器包括：

主块，被配置为基于时钟信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；以及

从块，被配置为基于时钟信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

2.如权利要求1所述的D触发器，其中，主块和从块中的一个或每个包括一对晶体管，所述一对晶体管被构造为在主块和从块中的相应的一个内的端子之间保持相反的极性。

3.如权利要求1所述的D触发器，其中，主块还被配置为基于被复位的时钟信号将D的输入值传播到从块的输入，并且

其中，从块还被配置为基于被置位的时钟信号将D的输入值传播到D触发器的输出。

4.如权利要求1所述的D触发器，其中，主块和从块包括呈互补金属氧化物半导体构造的第一晶体管和呈传输门构造的第二晶体管。

5.如权利要求1所述的D触发器，其中，主块还被配置为基于被复位为“0”的时钟信号将D的输入值传播到从块的输入，并且

其中，从块还被配置为基于被置位为“1”的时钟信号将D的输入值传播到D触发器的输出。

6.如权利要求1所述的D触发器，其中，主块包括：

第一PMOS晶体管和第二PMOS晶体管，串联连接到第一电压源，其中，第一PMOS晶体管的栅极被配置为接收时钟信号，第二PMOS晶体管的栅极被配置为接收D的输入值；

第一NMOS晶体管和第二NMOS晶体管，串联连接到第二电压源，其中，第一NMOS晶体管的栅极被配置为接收D的输入值，第一NMOS晶体管在第一节点处连接到第二PMOS晶体管；

第三PMOS晶体管和第四PMOS晶体管，串联连接到第一电压源，其中，第三PMOS晶体管的栅极被配置为接收时钟信号，第四PMOS晶体管的栅极被配置为接收D的反相值；以及

第三NMOS晶体管和第四NMOS晶体管，串联连接到第二电压源，其中，第三NMOS晶体管的栅极被配置为接收D的反相值，第三NMOS晶体管在第二节点处连接到第四PMOS晶体管，

其中，第二节点连接到第二NMOS晶体管的栅极，并且

其中，第一节点连接到第四NMOS晶体管的栅极。

7.如权利要求6所述的D触发器，其中，从块包括：

第五PMOS晶体管和第六PMOS晶体管，串联连接到第一电压源，其中，第六PMOS晶体管的栅极连接到第一节点；

第五NMOS晶体管和第六NMOS晶体管，串联连接到第二电压源，其中，第五NMOS晶体管的栅极被配置为接收时钟信号，第六NMOS晶体管的栅极连接到第一节点，第五NMOS晶体管在第三节点处连接到第六PMOS晶体管；

第七PMOS晶体管和第八PMOS晶体管，串联连接到第一电压源，其中，第八PMOS晶体管的栅极连接到第二节点；以及

第七NMOS晶体管和第八NMOS晶体管，串联连接到第二电压源，其中，第七NMOS晶体管的栅极被配置为接收时钟信号，第八NMOS晶体管的栅极连接到第二节点，第七NMOS晶体管在第四节点处连接到第八PMOS晶体管，

其中，第四节点连接到第五PMOS晶体管的栅极，并且

其中，第三节点连接到第七PMOS晶体管的栅极。

8.一种D触发器，所述D触发器包括：

主块，被配置为基于时钟信号的反相信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；以及

从块，被配置为基于时钟信号和时钟信号的反向信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

9.如权利要求8所述的D触发器，其中，主块和从块中的一个或每个包括一对晶体管，所述一对晶体管被构造为在主块和从块中的相应的一个内的端子之间保持相反的极性。

10.如权利要求8所述的D触发器，其中，主块还被配置为基于被复位的时钟信号将D的输入值传播到从块的输入，并且

其中，从块还被配置为基于被置位的时钟信号将D的输入值传播到D触发器的输出。

11.如权利要求8所述的D触发器，其中，主块和从块包括呈互补金属氧化物半导体构造的第一晶体管和呈传输门构造的第二晶体管。

12.如权利要求8所述的D触发器，其中，主块还被配置为基于被复位为“0”的时钟信号将D的输入值传播到从块的输入，并且

其中，从块还被配置为基于被置位为“1”的时钟信号将D的输入值传播到D触发器的输出。

13.如权利要求8所述的D触发器，其中，主块包括：

第一PMOS晶体管和第二PMOS晶体管，串联连接到第一电压源，其中，第二PMOS晶体管的栅极被配置为接收D的输入值；

第一NMOS晶体管和第二NMOS晶体管，串联连接到第二电压源，其中，第一NMOS晶体管的栅极被配置为接收D的输入值，第二NMOS晶体管的栅极被配置为接收时钟信号的反向信号，第一NMOS晶体管在第一节点处连接到第二PMOS晶体管；

第三PMOS晶体管和第四PMOS晶体管，串联连接到第一电压源，其中，第三PMOS晶体管的栅极连接到第一节点，第四PMOS晶体管的栅极被配置为接收D的反相值；以及

第三NMOS晶体管和第四NMOS晶体管，串联连接到第二电压源，其中，第三NMOS晶体管的栅极被配置为接收D的反相值，第四NMOS晶体管的栅极被配置为接收时钟信号的反向信号，第三NMOS晶体管在第二节点处连接到第四PMOS晶体管，并且

其中，第二节点连接到第一PMOS晶体管的栅极。

14.如权利要求13所述的D触发器，其中，从块包括：

第五PMOS晶体管和第六PMOS晶体管，串联连接到第一电压源，其中，第五PMOS晶体管的栅极被配置为接收时钟信号的反相信号，第六PMOS晶体管的栅极连接到第二节点；以及

第五NMOS晶体管和第六NMOS晶体管，串联连接到第二电压源，其中，第五NMOS晶体管的栅极连接到第二节点，第六NMOS晶体管的栅极被配置为接收时钟信号。

15.一种D触发器，所述D触发器包括：

主块，被配置为基于时钟信号的反相信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；以及

从块，被配置为基于时钟信号的反向信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

16.如权利要求15所述的D触发器，其中，主块和从块中的一个或每个包括一对晶体管，所述一对晶体管被构造为在主块和从块中的相应的一个内的端子之间保持相反的极性。

17.如权利要求15所述的D触发器，其中，主块还被配置为基于被复位的时钟信号将D的输入值传播到从块的输入，并且

其中，从块还被配置为基于被置位的时钟信号将D的输入值传播到D触发器的输出。

18.如权利要求15所述的D触发器，其中，主块和从块包括呈互补金属氧化物半导体构造的第一晶体管和呈传输门构造的第二晶体管。

19.如权利要求15所述的D触发器，其中，主块还被配置为基于被复位为“0”的时钟信号将D的输入值传播到从块的输入，并且

其中，从块还被配置为基于被置位为“1”的时钟信号将D的输入值传播到D触发器的输出。

20.如权利要求15所述的D触发器，其中，主块包括：

第一PMOS晶体管和第二PMOS晶体管，串联连接到第一电压源，其中，第二PMOS晶体管的栅极被配置为接收D的输入值；

第一NMOS晶体管和第二NMOS晶体管，串联连接到第二电压源，其中，第一NMOS晶体管的栅极被配置为接收D的输入值，第二NMOS晶体管的栅极被配置为接收时钟信号的反向信号，第一NMOS晶体管在第一节点处连接到第二PMOS晶体管；

第三PMOS晶体管和第四PMOS晶体管，串联连接到第一电压源，其中，第三PMOS晶体管的栅极连接到第一节点，第四PMOS晶体管的栅极被配置为接收D的反相值；以及

第三NMOS晶体管，串联连接到第二NMOS晶体管和第二电压源，其中，第三NMOS晶体管的栅极被配置为接收D的反相值，第三NMOS晶体管在第二节点处连接到第四PMOS晶体管，并且

其中，第二节点连接到第一PMOS晶体管的栅极。

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