KR20060053741A - 고속 플립플롭 - Google Patents

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KR20060053741A
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Abstract

본 발명은 고속 플립플롭에 대하여 개시된다. 고속 플립플롭은 클럭 신호에 응답하여 발생되는 반전 클럭 신호와 내부 클럭 신호에 응답하여 입력 데이터를 수신하는 마스터 단과, 반전 클럭 신호와 내부 클럭 신호에 응답하여 마스터 단의 출력을 출력 신호로 발생하는 슬레이브 단과, 그리고 반전 클럭 신호에 응답하여 출력 신호를 구동하는 출력 프리드라이빙부를 포함한다. 고속 플립플롭은 클럭 신호를 입력하는 제1 인버터의 출력인 반전 클럭 신호에 응답하는 출력 프리드라이빙부를 통해 입력 데이터에 대한 출력 신호를 발생한다. 이에 따라, 고속 플립플롭은 향상된 동작 지연 속도와 저하된 전력 소모, 그리고 향상된 지연 속도와 전력 소모의 곱 특성을 갖는다.
플립플롭, 지연 시간, 고속 동작, 전력 소모

Description

고속 플립플롭{High speed flip-flop}
도 1은 종래의 플립플롭을 설명하는 도면이다.
도 2는 트라이-스테이트 버퍼의 전형적인 회로 다이어그램이다.
도 3은 본 발명의 일실시예에 따른 플립플롭을 설명하는 도면이다.
도 4는 본 발명의 플립플롭과 종래의 플립플롭의 지연 속도를 비교하는 그래프이다.
도 5는 본 발명의 플립플롭과 종래의 플립플롭의 전력 소모를 비교하는 그래프이다.
도 6은 본 발명의 플립플롭과 종래의 플립플롭의 지연 속도와 전력 소모와의 곱을 비교한 그래프이다.
본 발명은 디지털 전자 회로에 관한 것으로, 특히 고속 플립플롭에 관한 것이다.
플립플롭들은 디지털 전자 회로에 사용되는 범용 데이터 저장 소자이다. 플립플롭들은 디지털 회로의 설계에 있어서 중요한 요소이다. 왜냐하면, 플립플롭들 은 시퀀셜하고 안정적인 로직 설계를 가능하게 만드는 클럭 동작 저장 소자들(clocked storage elements)이기 때문이다. 플립플롭들은 로직 스테이트나 파라미터들 또는 디지털 제어 신호들을 저장하는 용도로 사용된다.
예를 들어, 마이크로 프로세서들은 전형적으로 수많은 플립플롭들을 포함하는 데, 고성능의 마이크로 프로세서 동작에 부합하기 위하여 플립플롭들은 플립플롭 셋업 및 홀드 시간, 클럭-투-출력(clock-to-output) 시간을 줄여 최대 로직 클럭킹 속도(maxium logic clocking speed)를 제공하도록 요구된다. 여기에다가. 플립플롭들은 데이터-투-출력(data-to-clock) 시간을 줄여 짧은 데이터 응답 시간 도한 요구된다.
도 1은 종래의 플립플롭을 설명하는 도면이다. 이를 참조하면, 플립플롭(100)은 트라이-스테이트 버퍼들을 스위칭 소자들로 이용한 마스터 단(110)과 슬레이브 단(120)으로 구성된다. 마스터 단(110)은 클럭 신호(CK)를 입력하여 반전 클럭 신호(CKB)를 출력하는 제1 인버터(111), 반전 클럭 신호(CKB)를 입력하여 내부 클럭 신호(CKI)를 출력하는 제2 인버터(112), 내부 클럭 신호(CKI)와 반전 클럭 신호(CKB)에 응답하여 입력 데이터(D)를 입력하는 제1 트라이-스테이트 버퍼(113), 그리고 제1 트라이-스테이트 버퍼(113)의 출력을 래치하는 제1 래치(114)를 포함한다. 제1 래치(114)는 제1 트라이-스테이트 버퍼(113)의 출력을 입력하는 제3 인버터(115)와 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)에 응답하여 제3 인버터(115)의 출력을 입력하여 그 출력을 제3 인버터(115)의 입력으로 피이드백시키는 제2 트라이-스테이트 버퍼(116)로 구성된다.
슬레이브 단(120)은 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)에 응답하여 제1 래치(114)의 출력을 입력하는 제3 트라이-스테이트 버퍼(121), 제3 트라이-스테이트 버퍼(121)의 출력을 래치하는 제2 래치(122), 그리고 제3 트라이-스테이트 버퍼(121)의 출력을 입력하여 출력 신호(Q)를 출력하는 제4 인버터(123)를 포함한다. 제2 래치(122)는 제3 트라이-스테이트 버퍼(121)의 출력을 입력하는 제5 인버터(124)와 내부 클럭 신호(CKI)와 반전 클럭 신호(CKB)에 응답하여 제5 인버터(124)의 출력을 입력하여 그 출력을 제5 인버터(124)의 입력으로 피이드백시키는 제4 트라이-스테이트 버퍼(125)로 구성된다.
트라이 스테이트 버퍼들(113, 116, 121, 125)은 도 2와 같은 회로 다이어그램을 갖는다. 도 2를 참조하면, 제1 인에이블 신호(CKP)와 제2 인에이블 신호(CKN)에 응답하여 수신되는 입력 신호(A)를 반전시켜 출력 신호(Y)를 발생하는 트라이 스테이트 버퍼는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 제1 및 제2 피모스 트랜지스터들(201, 202)과 제1 및 제2 엔모스 트랜지스터들(203, 204)로 구성된다. 제1 피모스 트랜지스터(201)와 제2 엔모스 트랜지스터(204)의 게이트들은 입력 신호(A)를 수신하고, 제2 피모스 트랜지스터(202)의 게이트는 제1 인에이블 신호(CKP)를 수신하고, 제1 엔모스 트랜지스터(203)의 게이트는 제2 인에이블 신호(CKN)를 수신한다. 제1 인에이블 신호(CKP)와 제2 인에이블 신호(CKN)는 도 1의 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)처럼 서로 상반되는 로직 레벨을 갖는다.
도 1의 플립플롭(100)은 로직 로우레벨의 클럭 신호(CK)에 응답하여 입력 데 이터(D)를 마스터 단(110)에 저장하고 클럭 신호(CK)의 다음 로직 하이레벨에 응답하여 마스터 단(110)에 저장된 데이터를 슬레이브 단(120)의 출력 신호(Q)로 출력한다. 이러한 동작에 있어서, 플립플롭(100) 내 트라이-스테이트 버퍼들(113, 116, 121, 125)은 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)에 의해 선택적으로 인에이블된다. 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)는 클럭 신호(CK)를 입력하는 제1 및 제2 인버터(111, 112) 각각의 출력으로 나타나는 데, 제1 및 제2 인버터(111, 112)의 지연이 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI) 발생에 영향을 미친다. 이에 따라, 지연된 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)로 인하여 플립플롭(100)의 동작 속도가 지연되어 고속 플립플롭의 동작을 저해하는 문제점이 발생한다.
그러므로, 안정적으로 고속 동작되는 플립플롭의 존재가 요구된다.
본 발명의 목적은 고속 플립플롭을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 고속 플립플롭은 클럭 신호에 응답하여 발생되는 반전 클럭 신호와 내부 클럭 신호에 응답하여 입력 데이터를 수신하는 마스터 단; 반전 클럭 신호와 내부 클럭 신호에 응답하여 마스터 단의 출력을 출력 신호로 발생하는 슬레이브 단; 및 반전 클럭 신호에 응답하여 출력 신호를 구동하는 출력 프리드라이빙부를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 고속 플립플롭은 클럭 신호를 입력하여 반전 클럭 신호를 출력하는 제1 인버터; 반전 클럭 신호를 입력하여 내부 클럭 신호를 출력하는 제2 인버터; 내부 클럭 신호와 반전 클럭 신호에 응답하여 입력 데이터를 입력하는 제1 트라이-스테이트 버퍼; 제1 트라이-스테이트 버퍼의 출력을 래치하는 제1 래치; 반전 클럭 신호와 내부 클럭 신호에 응답하여 제1 래치의 출력을 전달하는 제2 전송 게이트; 제2 전송 게이트의 출력을 래치하는 제2 래치; 제2 전송 게이트의 출력을 입력하여 출력 신호를 출력하는 제5 인버터; 전원 전압이 그 소스에 연결되고 반전 클럭 신호가 그 게이트로 수신되는 제1 피모스 트랜지스터; 및 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 출력 신호가 그 드레인에 연결되고, 제1 래치의 출력을 그 게이트로 수신하는 제2 피모스 트랜지스터를 포함한다.
따라서, 본 발명의 고속 플립플롭은 클럭 신호를 입력하는 제1 인버터 출력인 반전 클럭 신호에 응답하여 입력 데이터에 대한 출력 신호를 발생한다. 이에 따라 종래의 2개의 인버터들에 의해 발생되는 반전 클럭 신호와 내부 클럭 신호로 인한 지연을 줄이는 효과를 갖게 되어, 종래의 플립플롭에 비하여 고속 동작이 가능하다. 또한, 본 발명의 고속 플립플롭은 종래의 플립플롭에 비해 저하된 전력 소모 특성과 향상된 지연 속도와 전력 소모의 곱 특성을 갖는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 플립플롭을 설명하는 도면이다. 이를 참조하면, 플립플롭(300)은 전송 게이트들을 스위칭 소자들로 이용한 마스터 단(310)과 슬레이브 단(320), 그리고 출력 프리드라이빙부(330)로 구성된다. 마스터 단(310)은 클럭 신호(CK)를 입력하여 반전 클럭 신호(CKB)를 출력하는 제1 인버터(311), 반전 클럭 신호(CKB)를 입력하여 내부 클럭 신호(CKI)를 출력하는 제2 인버터(312), 내부 클럭 신호(CKI)와 반전 클럭 신호(CKB)에 응답하여 입력 데이터(313)를 입력하는 제1 트라이-스테이트 버퍼(313), 그리고 제1 트라이-스테이트 버퍼(313)의 출력을 래치하는 제1 래치(314)를 포함합니다. 제1 래치(314)는 제1 트라이-스테이트 버퍼(313) 출력을 입력하는 제3 인버터(315), 제3 인버터(315) 출력을 입력하는 제4 인버터(316), 그리고 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)에 응답하여 제4 인버터(316) 출력을 제3 인버터(315) 입력으로 전달하는 제1 전송 게이트(317)로 구성된다.
슬레이브 단(320)은 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)에 응답하여 제1 래치(314) 출력을 전달하는 제2 전송 게이트(321), 제2 전송 게이트(321) 출력을 래치하는 제2 래치(322), 그리고 제2 전송 게이트(321) 출력을 입력하여 출력 신호(Q)를 출력하는 제5 인버터(323)를 포함한다. 제2 래치(322)는 제2 전송 게이트(321) 출력을 입력하는 제6 인버터(324)와 내부 클럭 신호(CKI)와 반전 클럭 신호(CKB)에 응답하여 제6 인버터(324)의 출력을 입력하여 그 출력을 제6 인버터 (324)의 입력으로 피이드백시키는 제2 트라이-스테이트 버퍼(125)로 구성된다.
출력 프리드라이빙부(330)는 전원 전압(VDD)과 출력 신호(Q) 사이에 직렬 연결되는 제1 및 제2 피모스 트랜지스터들(331, 332)로 구성된다. 제1 피모스 트랜지스터(331)의 게이트는 반전 클럭 신호(CKB)를 수신하고, 제2 피모스 트랜지스터(332)의 게이트는 제1 래치(314)의 출력을 수신한다.
플립플롭(300)은 로직 로우레벨의 클럭 신호(CK)에 응답하는 마스터 단(310)에 의해 입력 데이터(D)를 제1 래치(314)로 출력한 후, 클럭 신호(CK)의 다음 로직 하이레벨에 응답하는 슬레이브 단(320)에 의해 제1 래치(314) 출력을 출력 신호(Q)로 출력하거나, 출력 프리드라이빙부(330)에 의해 출력 신호(Q)를 구동한다.
예컨대, 입력 데이터(D)를 로직 하이레벨이라 가정하자. 마스터 단(310)은 로직 로우레벨의 클럭 신호(CK)에 의해 반전 클럭 신호(CKB)는 로직 하이레벨로, 그리고 내부 클럭 신호(CKI)는 로직 로우레벨로 발생된다. 이에 따라, 제1 트라이-스테이트 버퍼(313) 출력은 로직 로우레벨로, 그리고 제1 래치부(314) 출력도 로직 로우레벨로 발생된다. 이 후, 클럭 신호(CK)의 다음 로직 하이레벨에 응답하여 반전 클럭 신호(CKB)는 로직 로우레벨로, 그리고 내부 클럭 신호(CKI)는 로직 하이레벨로 발생된다. 출력 프리드라이빙부(330)는 로직 로우레벨의 반전 클럭 신호(CKB)에 응답하여 제1 피모스 트랜지스터(331)가 턴온되고 로직 로우레벨의 제1 래치(314) 출력에 응답하여 제2 피모스 트랜지스터(332)가 턴온되어, 출력 신호(Q)는 전원 전압(VDD) 레벨의 로직 하이레벨로 출력된다. 이 때, 슬레이브 단(320)은 제2 전송 게이트(321)가 턴온되어 로직 로우레벨의 제1 래치(314) 출력이 제5 인버터 (323)를 통해 로직 하이레벨의 출력 신호(Q)로 발생된다. 즉, 플립플롭(300)은 로직 하이레벨의 입력 데이터(D)에 부합하여 로직 하이레벨의 출력 신호(Q)를 발생한다.
입력 데이터(D)가 로직 로우레벨인 경우, 로직 하이레벨의 반전 클럭 신호(CKB)와 로직 로우레벨의 내부 클럭 신호(CKI)에 응답하여 제1 트라이-스테이트 버퍼(313) 출력은 로직 하이레벨로, 그리고 제1 래치부(314) 출력도 로직 하이레벨로 발생된다. 이 후, 클럭 신호(CK)의 다음 로직 하이레벨에 응답하여 반전 클럭 신호(CKB)는 로직 로우레벨로, 그리고 내부 클럭 신호(CKI)는 로직 하이레벨로 발생된다. 슬레이브 단(320)의 제2 전송 게이트(321)가 턴온되어 로직 하이레벨의 제1 래치(314) 출력이 제5 인버터(323)를 통해 로직 로우레벨의 출력 신호(Q)로 발생된다. 이 때, 출력 프리드라이빙부(330)는 로직 하이레벨의 제1 래치(314) 출력에 의해 제2 피모스 트랜지스터(332)가 턴오프되어, 전원 전압(VDD)의 공급이 차단된다. 즉, 플립플롭(300)은 로직 로우레벨의 입력 데이터(D)에 부합하여 로직 로우레벨의 출력 신호(Q)를 발생한다.
이러한 플립플롭(300)은 클럭 신호(CK)를 입력하는 제1 인버터(311) 출력인 반전 클럭 신호(CKB)에 응답하여 입력 데이터(D)에 대한 출력 신호(Q)를 발생하도록 하여, 종래의 2개의 인버터들(111, 112, 도 1)에 의해 발생되는 반전 클럭 신호(CKB)와 내부 클럭 신호(CKI)의 지연을 줄이는 효과를 갖는다. 따라서, 본 발명의 플립플롭(300)은 종래의 플립플롭(100, 도 1)에 비하여 고속 동작이 가능하다.
본 발명의 플립플롭(300)과 종래의 플립플롭(100)의 성능을 평가하는 그래프 들이 도 4 내지 도 6에 도시되어 있다. 도 4는 동작 지연 속도를 비교하는 그래프로, 본 발명의 플립플롭(300)이 종래의 플립플롭(100)에 비해 12~23% 정도의 향상된 지연 속도를 나타냄을 볼 수 있다. 도 5는 전력 소모를 비교하는 그래프로, 본 발명의 플립플롭(300)이 종래의 플립플롭(100)에 비해 8~17% 정도 저하된 전력 소모를 나타냄을 볼 수 있다. 도 6은 지연 속도와 전력 소모의 곱을 비교한 그래프로, 본 발명의 플립플롭(300)이 종래의 플립플롭(100)에 비해 5 ~10% 정도 향상된 결과를 나타냄을 볼 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 고속 플립플롭은 클럭 신호를 입력하는 제1 인버터 출력인 반전 클럭 신호에 응답하여 입력 데이터에 대한 출력 신호를 발생한다. 이에 따라 종래의 2개의 인버터들에 의해 발생되는 반전 클럭 신호와 내부 클럭 신호로 인한 지연을 줄이는 효과를 갖게 되어, 종래의 플립플롭에 비하여 고속 동작이 가능하다. 또한, 본 발명의 고속 플립플롭은 종래의 플립플롭에 비해 저하된 전력 소모 특성과 향상된 지연 속도와 전력 소모의 곱 특성을 갖는다.

Claims (9)

  1. 클럭 신호에 응답하여 발생되는 반전 클럭 신호와 내부 클럭 신호에 응답하여 입력 데이터를 수신하는 마스터 단;
    상기 반전 클럭 신호와 상기 내부 클럭 신호에 응답하여 상기 마스터 단의 출력을 출력 신호로 발생하는 슬레이브 단; 및
    상기 반전 클럭 신호에 응답하여 상기 출력 신호를 구동하는 출력 프리드라이빙부를 구비하는 것을 특징으로 하는 고속 플립플롭.
  2. 제1항에 있어서, 상기 마스터 단은
    상기 클럭 신호를 입력하여 상기 반전 클럭 신호를 출력하는 제1 인버터;
    상기 반전 클럭 신호를 입력하여 상기 내부 클럭 신호를 출력하는 제2 인버터;
    상기 내부 클럭 신호와 상기 반전 클럭 신호에 응답하여 상기 입력 데이터를 입력하는 제1 트라이-스테이트 버퍼; 및
    상기 제1 트라이-스테이트 버퍼의 출력을 래치하는 제1 래치를 구비하는 것을 특징으로 하는 고속 플립플롭.
  3. 제2항에 있어서, 상기 제1 래치는
    상기 제1 트라이-스테이트 버퍼의 출력을 입력하는 제3 인버터;
    상기 제3 인버터의 출력을 입력하는 제4 인버터; 및
    상기 반전 클럭 신호와 상기 내부 클럭 신호에 응답하여 상기 제4 인버터의 출력을 상기 제3 인버터의 입력으로 전달하는 제1 전송 게이트를 구비하는 것을 특징으로 하는 고속 플립플롭.
  4. 제1항에 있어서, 상기 슬레이브 단은
    상기 반전 클럭 신호와 상기 내부 클럭 신호에 응답하여 상기 마스터 단의 출력을 전달하는 제2 전송 게이트;
    상기 제2 전송 게이트의 출력을 래치하는 제2 래치; 및
    상기 제2 전송 게이트의 출력을 입력하여 상기 출력 신호를 출력하는 제5 인버터를 구비하는 것을 특징으로 하는 고속 플립플롭.
  5. 제4항에 있어서, 상기 제2 래치는
    상기 제2 전송 게이트의 출력을 입력하는 제6 인버터;
    상기 내부 클럭 신호와 상기 반전 클럭 신호에 응답하여 상기 제6 인버터의 출력을 입력하여 그 출력을 상기 제6 인버터의 입력으로 피이드백시키는 제2 트라이-스테이트 버퍼를 구비하는 것을 특징으로 하는 고속 플립플롭.
  6. 제1항에 있어서, 상기 출력 프리드라이빙부는
    전원 전압이 그 소스에 연결되고 상기 반전 클럭 신호가 그 게이트로 수신되는 제1 피모스 트랜지스터; 및
    상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 신호가 그 드레인에 연결되고, 상기 마스터 단의 출력을 그 게이트로 수신하는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 고속 플립플롭.
  7. 클럭 신호를 입력하여 상기 반전 클럭 신호를 출력하는 제1 인버터;
    상기 반전 클럭 신호를 입력하여 상기 내부 클럭 신호를 출력하는 제2 인버터;
    상기 내부 클럭 신호와 상기 반전 클럭 신호에 응답하여 상기 입력 데이터를 입력하는 제1 트라이-스테이트 버퍼;
    상기 제1 트라이-스테이트 버퍼의 출력을 래치하는 제1 래치;
    상기 반전 클럭 신호와 상기 내부 클럭 신호에 응답하여 상기 제1 래치의 출력을 전달하는 제2 전송 게이트;
    상기 제2 전송 게이트의 출력을 래치하는 제2 래치;
    상기 제2 전송 게이트의 출력을 입력하여 상기 출력 신호를 출력하는 제5 인버터;
    전원 전압이 그 소스에 연결되고 상기 반전 클럭 신호가 그 게이트로 수신되는 제1 피모스 트랜지스터; 및
    상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 신호가 그 드레인에 연결되고, 상기 제1 래치의 출력을 그 게이트로 수신하는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 고속 플립플롭.
  8. 제7항에 있어서, 상기 제1 래치는
    상기 제1 트라이-스테이트 버퍼의 출력을 입력하는 제3 인버터;
    상기 제3 인버터의 출력을 입력하는 제4 인버터; 및
    상기 반전 클럭 신호와 상기 내부 클럭 신호에 응답하여 상기 제4 인버터의 출력을 상기 제3 인버터의 입력으로 전달하는 제1 전송 게이트를 구비하는 것을 특징으로 하는 고속 플립플롭.
  9. 제7항에 있어서, 상기 제2 래치는
    상기 제2 전송 게이트의 출력을 입력하는 제6 인버터;
    상기 내부 클럭 신호와 상기 반전 클럭 신호에 응답하여 상기 제6 인버터의 출력을 입력하여 그 출력을 상기 제6 인버터의 입력으로 피이드백시키는 제2 트라이-스테이트 버퍼를 구비하는 것을 특징으로 하는 고속 플립플롭.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7319344B2 (en) 2005-12-15 2008-01-15 P.A. Semi, Inc. Pulsed flop with embedded logic
US7373569B2 (en) * 2005-12-15 2008-05-13 P.A. Semi, Inc. Pulsed flop with scan circuitry
DE102011004310B3 (de) * 2011-02-17 2012-04-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schieberegister und Einer-Aus-Vielen-Schieberegister
KR20130087302A (ko) * 2012-01-27 2013-08-06 삼성전자주식회사 반도체 집적 회로와 이를 포함하는 장치의 동작 방법
US9473123B2 (en) * 2012-03-16 2016-10-18 Samsung Electronics Co., Ltd. Semiconductor circuit and method of operating the circuit
KR102280526B1 (ko) 2014-12-08 2021-07-21 삼성전자주식회사 저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들
CN106897288B (zh) * 2015-12-18 2021-01-08 阿里巴巴集团控股有限公司 数据库的服务提供方法和系统
US10404240B2 (en) 2016-01-28 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device comprising low power retention flip-flop
US10608615B2 (en) 2016-01-28 2020-03-31 Samsung Electronics Co., Ltd. Semiconductor device including retention reset flip-flop
US10715119B2 (en) * 2018-06-04 2020-07-14 Little Dragon IP Holding LLC Low power flip-flop circuit
US11398814B2 (en) * 2020-03-09 2022-07-26 Intel Corporation Low-power single-edge triggered flip-flop, and time borrowing internally stitched flip-flop
CN112838845B (zh) * 2020-12-31 2022-03-11 长江存储科技有限责任公司 低功耗触发器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697775A (en) * 1971-04-21 1972-10-10 Signetics Corp Three state output logic circuit with bistable inputs
JP3057814B2 (ja) * 1991-06-26 2000-07-04 日本電気株式会社 半導体集積回路
US5656962A (en) * 1994-11-30 1997-08-12 Intel Corporation Master-slave flip-flop circuit with bypass
JPH08195650A (ja) * 1995-01-13 1996-07-30 Nec Corp マスタスレーブ方式フリップフロップ回路
US5767716A (en) * 1995-09-26 1998-06-16 Texas Instruments Incorporated Noise insensitive high performance energy efficient push pull isolation flip-flop circuits
US6002284A (en) * 1996-04-24 1999-12-14 Texas Instruments Incorporated Split-slave dual-path D flip flop
JPH11330917A (ja) 1998-05-19 1999-11-30 Matsushita Electric Ind Co Ltd フリップ・フロップ
KR20000002395A (ko) * 1998-06-19 2000-01-15 윤종용 디 플립플롭
TW419825B (en) * 1998-08-26 2001-01-21 Toshiba Corp Flip-flop circuit with clock signal control function and clock control signal
JP3563377B2 (ja) * 2001-08-02 2004-09-08 Ｎｅｃマイクロシステム株式会社 フリップフロップ回路
US6989702B2 (en) * 2002-07-11 2006-01-24 Texas Instruments Incorporated Retention register with normal functionality independent of retention power supply
JP2004072426A (ja) * 2002-08-06 2004-03-04 Renesas Technology Corp マスタースレーブフリップフロップ回路
KR100487652B1 (ko) 2002-08-22 2005-05-03 삼성전자주식회사 클럭신호 라인에 대한 부하를 줄일 수 있는 플립플롭
US6975152B1 (en) * 2003-04-22 2005-12-13 Advanced Micro Devices, Inc. Flip flop supporting glitchless operation on a one-hot bus and method
US6864733B2 (en) * 2003-05-29 2005-03-08 Intel Corporation Data-enabled static flip-flop circuit with no extra forward-path delay penalty
US6803799B1 (en) * 2003-05-30 2004-10-12 Maxim Integrated Products, Inc. Low power flip flop
US7129762B1 (en) * 2005-02-17 2006-10-31 Xilinx, Inc. Efficient implementation of a bypassable flip-flop with a clock enable

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