KR100604847B1

KR100604847B1 - 저-전력 고속 래치와 이를 구비하는 데이터 저장장치

Info

Publication number: KR100604847B1
Application number: KR1020040028633A
Authority: KR
Inventors: 김민수
Original assignee: 삼성전자주식회사
Priority date: 2004-04-26
Filing date: 2004-04-26
Publication date: 2006-07-26
Anticipated expiration: 2024-04-26
Also published as: US20050237097A1; TW200536265A; KR20050103371A

Abstract

래치와 상기 래치를 구비하는 데이터 저장장치가 제시된다. 상기 데이터 저장장치는 클락신호를 수신하고 서로 상보적인 제1제어신호와 제2제어신호를 발생하는 펄스 발생기와 상기 제1제어신호와 상기 제2제어신호에 기초하여 입력신호를 래치하는 래치를 구비한다. 상기 래치는 상기 입력신호를 반전시키는 제1인버터, 상기 제1제어신호에 응답하여 상기 제1인버터의 출력신호를 노드로 전송하는 제1전송회로, 상기 노드의 신호를 반전시키는 제2인버터, 상기 노드의 신호를 반전시키고, 그 결과를 출력신호로서 출력하는 제3인버터, 상기 제2인버터의 출력신호에 기초하여 전원전압을 상기 노드로 공급하는 제1전원공급회로, 및 상기 제2제어신호와 상기 제2인버터의 출력신호에 기초하여 접지전압을 상기 노드로 공급하는 제2전원공급회로를 구비한다. 상기 래치와 상기 데이터 저장장치는 고속 저전력으로 동작한다.

래치, 플립플롭

Description

저-전력 고속 래치와 이를 구비하는 데이터 저장장치{Low-power high-speed latch and data storage device having the latch}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래의 래치의 회로도를 나타낸다.

도 2는 본 발명에 따른 데이터 플립-플롭의 블락도를 나타낸다.

도 3은 도 2의 펄스 발생기의 회로도를 나타낸다.

도 4는 도 2에 도시된 래치의 제1실시예를 나타낸다.

도 5는 도 2에 도시된 래치의 제2실시예를 나타낸다.

본 발명은 데이터 저장장치에 관한 것으로, 보다 상세하게는 저-전력 고속 래치와 이를 구비하는 데이터 저장장치에 관한 것이다.

도 1은 종래의 래치의 회로도를 나타낸다. 도 1을 참조하면, 종래의 래치는 다수의 MOS 트랜지스터, 다수의 인버터들, 및 전송 게이트(TG)를 구비한다. 전송 게이트(TG)는 MOS 트랜지스터와 NMOS 트랜지스터로 구성되고, 클락신호(C)와 상보 클락신호(Cb)에 기초하여 입력신호(D)를 대응되는 인버터로 전송한다.

일반적으로 NMOS 트랜지스터의 전자의 이동도(mobility)는 PMOS트랜지스터의 정공(hole)의 이동도에 비하여 2배 이상 크다. 따라서 PMOS 트랜지스터의 동작속도는 NMOS트랜지스터의 동작속도보다 느리다.

그러므로, 상기 전송 게이트(TG)가 원하는 동작속도를 만족시키기 위해서는, 상기 PMOS 트랜지스터의 크기를 증가시켜야 한다. 상기 PMOS 트랜지스터의 크기가 증가될수록 상기 PMOS 트랜지스터가 사용하는 전력은 증가하므로, 상기 전송 게이트(TG)를 구비하는 래치가 사용하는 전력도 또한 증가한다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 저-전력 고속으로 동작하는 래치와 이를 구비하는 데이터 저장장치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 데이터 저장장치는 클락신호를 수신하고 서로 상보적인 제1제어신호와 제2제어신호를 발생하는 펄스 발생기와 상기 제1제어신호와 상기 제2제어신호에 기초하여 입력신호를 래치하는 래치를 구비한다.

상기 래치는 상기 입력신호를 반전시키는 제1인버터, 상기 제1제어신호에 응답하여 상기 제1인버터의 출력신호를 노드로 전송하는 제1전송회로, 상기 노드의 신호를 반전시키는 제2인버터, 상기 노드의 신호를 반전시키고, 그 결과를 출력신호로서 출력하는 제3인버터, 상기 제2인버터의 출력신호에 기초하여 전원전압을 상기 노드로 공급하는 제1전원공급회로, 및 상기 제2제어신호와 상기 제2인버터의 출 력신호에 기초하여 접지전압을 상기 노드로 공급하는 제2전원공급회로를 구비한다.

또는, 상기 래치는 상기 입력신호 쌍을 각각 반전시키는 제1인버터 쌍; 상기 제1제어신호에 응답하여 상기 제1인버터 쌍으로부터 출력된 출력신호들을 대응되는 제1노드와 제2노드로 각각 전송하는 전송회로; 상기 제1노드의 신호를 반전시키는 제2인버터; 상기 제2노드의 신호를 반전시키는 제3인버터; 상기 제2제어신호와 상기 제1노드의 신호에 기초하여 전원전압과 접지전압 중에서 어느 하나를 상기 제2노드로 공급하는 제1전원공급회로; 및 상기 제2제어신호와 상기 제2노드의 신호에 기초하여 상기 전원전압과 상기 접지전압 중에서 어느 하나를 상기 제1노드로 공급하는 제2전원공급회로를 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명에 따른 데이터 플립-플롭의 블락도를 나타낸다. 도 2에 도시된 플립플롭은 데이터 저장장치의 일예로서, 펄스 발생기(200)와 래치(300)를 구비한다. 펄스 발생기(200)는 클락신호(CLK)를 수신하고 서로 상보적인 제1제어신호 (C)와 제2제어신호(CB)를 발생한다.

래치(300)는 상기 제1제어신호(C)와 상기 제2제어신호(CB)에 기초하여 적어 도 하나의 입력신호(DIN)를 저전력 고속으로 래치한다.

도 3은 도 2의 펄스 발생기의 회로도를 나타낸다. 도 2와 도 3을 참조하면, 펄스 발생기(200)는 다수개의 인버터들(201, 203, 및 205)로 구성된 인버터 체인, NAND게이트(207), 및 인버터(209)를 구비한다. 상기 인버터 체인은 클락신호(CLK)를 소정시간 지연시키는 지연소자의 기능을 한다.

NAND게이트(207)는 클락신호(CLK)와 상기 인버터 체인의 출력신호(즉, 인버터(205)의 출력신호)를 부정 논리곱하고, 그 결과(CB)를 래치(200)와 인버터(209)로 출력한다. 인버터(209)는 NAND 게이트(207)의 출력신호를 반전시키고 그 결과 (C)를 래치(300)로 출력한다.

도 4는 도 2에 도시된 래치의 제1실시예를 나타낸다. 도 4의 래치(300)는 단일-래치(single-latch)의 일예를 나타낸다. 제1인버터(303)는 입력단(301)으로 입력되는 입력신호(DIN)를 수신하고, 이를 반전시킨다.

전송회로(305)는 NMOS 트랜지스터로 구현될 수 있고, 제1제어신호(C)에 응답하여 인버터(303)의 출력신호를 노드(307)로 전송한다. 제1전원공급 회로(309)는 PMOS 트랜지스터로 구현될 수 있고, 제2인버터(311)의 출력신호에 기초하여 전원전압(VDD)을 노드(307)로 공급한다. 상기 제1전원공급 회로(309)는 PMOS 트랜지스터의 드레인이 강한 하이(strong-high)가 될 수 있도록 도와주는 회로이다.

제2인버터(311)는 노드(307)의 신호를 수신하고, 이를 반전시키고, 반전된 신호를 PMOS 트랜지스터(309)의 게이트와 NMOS 트랜지스터(315)의 게이트로 출력한다.

제2전원공급회로는 노드(307)와 접지전압(VSS)사이에 직렬로 접속되는 두 개의 NMOS 트랜지스터들(313과 315)로 구현된다. 제2제어신호(CB)는 NMOS 트랜지스터(313)의 게이트로 입력되고, 제2인버터(311)의 출력신호는 NMOS 트랜지스터(315)의 게이트로 입력된다. 따라서 제2전원공급회로는 제2제어신호(CB)와 제2인버터(311)의 출력신호에 기초하여 상기 접지전압(VSS)을 노드(307)로 공급한다.

제3인버터(317)는 노드(307)의 출력신호를 수신하고, 이를 반전시키고, 반전된 신호(DOUT)를 출력신호로서 출력한다. 도 4에 도시된 래치(300)는 도 1에 도시된 전송 게이트(TG)대신에 NMOS 트랜지스터(305)로만 구현되므로, 전송회로(305)를 구현하는 면적이 감소시킴과 동시에 상기 전송회로(305)와 상기 전송회로(305)를 구비하는 래치(300)의 동작속도가 향상된다. 또한, 도 4에 도시된 전송회로(305) 및 상기 래치(300)가 소비하는 전력은 도 1에 도시된 전송 게이트(TG) 및 상기 전송 게이트를 구비하는 래치가 소비하는 전력에 비하여 작다.

제1제어신호(C)가 논리 하이이고, 제2제어신호(CB)가 논리 로우인 경우, 상기 래치(300)는 입력신호(DIN)의 상태(예컨대, 논리 하이(high) 또는 논리 로우 (low))를 래치한다.

도 5는 도 2에 도시된 래치의 제2실시예를 나타낸다. 도 2 및 도 5를 참조하면, 도 5의 래치(300)는 이중-래치(dual-latch)의 일예를 나타낸다.

인버터(403)는 제1입력단(401)으로 입력되는 제1입력신호(DIN)를 수신하고, 이를 반전시키고, 인버터(423)는 제2입력단(421)으로 입력되는 제2입력신호(DINB)를 수신하고, 이를 반전시킨다. 상기 제1입력신호(DIN)와 상기 제2입력신호(DINB) 는 서로 상보적인 신호들인 것이 바람직하다.

전송회로는 두 개의 NMOS 트랜지스터들(405와 425)로 구현되고, NMOS 트랜지스터들(405와 425)은 제1제어신호(C)에 응답하여 제1인버터 쌍(403과 423)으로부터 출력된 출력신호들을 대응되는 제1노드(407)와 제2노드(427)로 각각 전송한다.

제2인버터(415)는 상기 제1노드(407)의 신호를 반전시키고 그 결과로서 제1출력신호(DOUT)를 출력하고, 제3인버터(435)는 상기 제2노드(427)의 신호를 반전시키고 그 결과로서 제2출력신호(DOUTB)를 출력한다. 상기 제1출력신호(DOUT)와 상기 제2출력신호(DOUTB)는 서로 상보적인 신호들인 것이 바람직하다.

제1전원공급회로는 전원전압(VDD)과 접지전압사이에 직렬로 접속된 트랜지스터들(409, 411, 및 413)로 구현되고, 각 트랜지스터(409, 413)의 게이트는 제1노드 (407)에 접속되고, 제2제어신호(CB)는 트랜지스터(411)의 게이트로 입력된다.

상기 제1전원공급회로는 상기 제2제어신호(CB)의 전압 상태와 상기 제1노드(407)의 전압 상태에 기초하여 상기 전원전압(VDD)과 접지전압 중에서 어느 하나의 전압을 상기 제2노드(427)로 공급한다.

제2전원공급회로는 상기 전원전압(VDD)과 상기 접지전압사이에 직렬로 접속된 트랜지스터들(429, 431, 및 433)로 구현되고, 각 트랜지스터(429, 433)의 게이트는 제2노드(427)에 접속되고, 상기 제2제어신호(CB)는 트랜지스터(431)의 게이트로 입력된다.

상기 제2전원공급회로는 상기 제2제어신호(CB)의 전압 상태와 상기 제2노드 (427)의 전압 상태에 기초하여 상기 전원전압(VDD)과 접지전압 중에서 어느 하나의 전압을 상기 제1노드(407)로 공급한다.

제1제어신호(C)가 논리 하이이고, 제2제어신호(CB)가 논리 로우인 경우, 상기 래치(300)는 제1입력신호(DIN)의 상태와 제2입력신호(DINB)의 상태를 각각 래치한다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 래치와 상기 래치를 구비하는 데이터 저장장치는 저전력 고속으로 동작할 수 있는 효과가 있다.

Claims

래치에 있어서,

입력신호를 반전시키는 제1인버터;

제1제어신호에 응답하여 상기 제1인버터의 출력신호를 노드로 전송하는 전송회로;

상기 노드의 신호를 반전시키는 제2인버터;

상기 노드의 신호를 반전시키고, 그 결과를 출력신호로서 출력하는 제3인버 터;

상기 제2인버터의 출력신호에 기초하여 전원전압을 상기 노드로 공급하는 제1전원공급회로; 및

제2제어신호와 상기 제2인버터의 출력신호에 기초하여 접지전압을 상기 노드로 공급하는 제2전원공급회로를 구비하는 것을 특징으로 하는 래치.
제1항에 있어서, 상기 전송회로는 게이트로 입력되는 상기 제1제어신호의 상태에 기초하여 상기 제1인버터의 출력신호를 상기 노드로 전송하는 NMOS 트랜지스터인 것을 특징으로 하는 래치.
제1항에 있어서, 상기 제1전원공급회로는 게이트로 입력되는 상기 제2인버터의 출력신호의 상태에 기초하여 상기 전원전압을 상기 노드로 공급하는 것을 특징으로 하는 래치.
제1항에 있어서, 상기 제2전원공급회로는,

상기 노드와 상기 접지전압사이에 직렬로 접속되는 제1 및 제2 NMOS 트랜지스터를 구비하고,

상기 제2제어신호는 상기 제1NMOS 트랜지스터의 게이트로 입력되고, 상기 제2인버터의 출력신호는 상기 제2NMOS 트랜지스터로 입력되는 것을 특징으로 하는 래치.
래치에 있어서,

입력신호 쌍을 각각 반전시키는 제1인버터 쌍;

제1제어신호에 응답하여 상기 제1인버터 쌍으로부터 출력된 출력신호들을 대응되는 제1노드와 제2노드로 각각 전송하는 전송회로;

상기 제1노드의 신호를 반전시키는 제2인버터;

상기 제2노드의 신호를 반전시키는 제3인버터;

제2제어신호와 상기 제1노드의 신호에 기초하여 전원전압과 접지전압 중에서 어느 하나를 상기 제2노드로 공급하는 제1전원공급회로; 및

상기 제2제어신호와 상기 제2노드의 신호에 기초하여 상기 전원전압과 상기 접지전압 중에서 어느 하나를 상기 제1노드로 공급하는 제2전원공급회로를 구비하는 것을 특징으로 하는 래치.
제5항에 있어서, 상기 전송회로는,

상기 제1제어신호에 응답하여 상기 제1인버터 쌍 중의 어느 하나의 출력신호를 상기 제1노드로 전송하는 제1NMOS 트랜지스터; 및

상기 제1제어신호에 응답하여 상기 제1인버터 쌍 중의 다른 하나의 출력신호를 상기 제2노드로 전송하는 제2NMOS 트랜지스터를 구비하는 것을 특징으로 하는 래치.
데이터 저장장치에 있어서,

클락신호를 수신하고 서로 상보적인 제1제어신호와 제2제어신호를 발생하는 펄스 발생기; 및

상기 제1제어신호와 상기 제2제어신호에 기초하여 입력신호를 래치하는 래치를 구비하며,

상기 래치는,

상기 입력신호를 반전시키는 제1인버터;

상기 제1제어신호에 응답하여 상기 제1인버터의 출력신호를 노드로 전송하는 제1전송회로;

상기 노드의 신호를 반전시키는 제2인버터;

상기 노드의 신호를 반전시키고, 그 결과를 출력신호로서 출력하는 제3인버터;

상기 제2인버터의 출력신호에 기초하여 전원전압을 상기 노드로 공급하는 제1전원공급회로; 및

상기 제2제어신호와 상기 제2인버터의 출력신호에 기초하여 접지전압을 상기 노드로 공급하는 제2전원공급회로를 구비하는 것을 특징으로 하는 데이터 저장장치.
데이터 저장장치에 있어서,

클락신호를 수신하고 서로 상보적인 제1제어신호와 제2제어신호를 발생하는 펄스 발생기; 및

상기 제1제어신호와 상기 제2제어신호에 기초하여 입력신호 쌍을 래치하는 래치를 구비하며,

상기 래치는,

상기 입력신호 쌍을 각각 반전시키는 제1인버터 쌍;

상기 제1제어신호에 응답하여 상기 제1인버터 쌍으로부터 출력된 출력신호들을 대응되는 제1노드와 제2노드로 각각 전송하는 전송회로;

상기 제1노드의 신호를 반전시키는 제2인버터;

상기 제2노드의 신호를 반전시키는 제3인버터;

상기 제2제어신호와 상기 제1노드의 신호에 기초하여 전원전압과 접지전압 중에서 어느 하나를 상기 제2노드로 공급하는 제1전원공급회로; 및

상기 제2제어신호와 상기 제2노드의 신호에 기초하여 상기 전원전압과 상기 접지전압 중에서 어느 하나를 상기 제1노드로 공급하는 제2전원공급회로를 구비하는 것을 특징으로 하는 데이터 저장장치.