KR20030010246A - 디-플립 플롭 회로 - Google Patents
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Abstract
본 발명은 디-플립플롭회로에 관한 것으로, 디-플립플롭에 새로 입력되는 데이터신호와 이전 출력단자에 출력되는 출력신호를 소정의 비교수단을 이용하여 비교하고, 상기 데이터신호와 출력단자의 출력신호가 서로 동일하지 않을 경우에만, 상기 플립플롭 내부로 클럭신호가 입력되도록 함으로써, 주기적으로 변화하는 클럭신호에 의한 디-플립플롭의 MOS 트랜지스터들의 충/방전으로 인해 소비되는 소비전력을 감소시킬 수 있는 디-플립플롭회로를 제시한다.
Description
본 발명은 디-플립 플롭 회로에 관한 것으로, 특히, 동기회로의 레지스터를 구성하는 기본 단위인 플립플롭의 과도한 전력 소모를 줄여 저소비전력의 동기회로를 구현할 수 있는 디-플립 플롭 회로에 관한 것이다.
플립플롭(Flip-flop)회로는 디지탈 회로에서 많이 사용되고 있는 소자로써 두 개의 안정 상태를 가지는 쌍안정 멀티바이브레이터의 일종이다. 논리 회로용 집적 회로에서는 플립플롭회로와 게이트 회로를 조합시켜 RS, JK, T, D-플립플롭등이 실용화되고 있다. 특히, 디-플립플롭(D-flip flop)회로는 플립플롭(Flip-flop)회로 중에서도 지연소자 또는 데이터 저장의 역할을 수행하는 대표적인 회로이다.
종래의 기본적인 디-플립플롭회로의 구성을 도 1을 통해 간략하게 설명하면 다음과 같다.
도 1을 참조하면, 디-플립플롭회로(10)는 스위칭으로 작용하는 제 1 전송게이트(11) 및 제 2 전송게이트(12)와, 제 2 및 제 3 인버터(I2 및 I3)로 이루어지는 래치부(13) 및 클럭신호(clok; CLK)를 반전시키기 위한 제 1 인버터(I1)로 구성된다. 상기 제 1 및 제 2 전송게이트(11 및 12)는 PMOS 트랜지스터(PMOS)와 NMOS 트랜지스터(NMOS)가 상호 접속되어 구성된다.
상기 제 1 전송게이트(11)는 제 1 노드(P1)와 제 3 노드(P3) 사이에 접속되고, NMOS 트랜지스터의 게이트단자에는 상기 클럭신호(CLK)가 입력되고, PMOS 트랜지스터의 게이트단자에는 상기 제 1 인버터(I1)의 출력신호가 입력된다. 상기 제 2 전송게이트(12)는 제 1 노드(P1)와 제 3 노드(P3) 사이에 접속되고, NMOS 트랜지스터의 게이트단자에는 상기 제 1 인버터(I1)의 출력신호가 입력되고, 상기 PMOS 트랜지스터의 게이트단자에는 상기 클럭신호(CLK)가 입력된다. 상기 래치부(13)를 구성하는 제 2 인버터(I2)의 입력단은 제 2 노드(P2)와 접속되고, 출력단은 상기 제 3 인버터(I3)의 입력단 및 제 2 출력단(Q')과 접속되며, 상기 제 3 인버터(I3)의 출력단은 제 1 출력단(Q)과 접속된다.
상기 제 1 전송게이트(11)는 상기 클럭신호(CLK)와 제 1 인버터(I1)의 출력신호에 따라 구동되어 상기 데이터신호(D)를 제 2 노드(P2)로 전달한다. 상기 제 2 노드(P2)로 전달된 상기 데이터신호(D)는 상기 래치부(13)의 제 2 인버터(I2)의 입력단으로 입력되고, 상기 제 2 인버터(I2)에 의해 반전되어 제 2 출력단(Q')으로 출력된다. 또한, 상기 제 2 노드(P2)로 전달된 상기 데이터신호(D)는 상기 클럭신호(CLK)와 제 1 인버터(I1)의 출력신호에 따라 구동되는 상기 제 2 전송게이트(12)에 의해 제 1 출력단(Q)로 출력된다.
상기와 같이 구성된 디-플립플롭회로의 구동특성을 도 2에 도시된 특성 파형도를 통해 상세히 설명하면, 다음과 같다.
T0 에서 T1 시간 동안, 데이터신호(D)는 로우(low) 상태를 유지하고, 상기 제 1 노드(P1)는 로우(low) 상태를 유지하며, 상기 제 1 출력단(Q)의 출력신호는 로우(low) 상태를 일정 시간동안 유지한다.
이후, 상기 데이터신호(D)가 로우(low) 상태에서 하이(high) 상태로 천이하는 경우(t1), 상기 제 1 노드(P1)에는 상기 로우(low) 상태의 클럭신호(CLK)가 입력되어 상기 제 1 전송게이트(11)의 NMOS 트랜지스터의 게이트전극에는 로우(low)신호가 입력되고, PMOS 트랜지스터의 게이트전극에는 상기 제 1 인버터(I1)에 의해 상기 클럭신호(CLK)의 반전된 하이(high) 신호가 입력되어 상기 제 1 전송게이트(11)는 턴-오프(turn-off)된다.
이로 인해, 상기 데이터신호(D)는 오프(off) 상태의 제 1 전송게이트(11)에 의해 차단되어 상기 제 1 출력단(Q)은 이전 상태인 로우(low) 상태를 그대로 유지하게 된다.
이후, 상기 클럭신호(CLK)가 로우(low) 상태에서 하이(high) 상태로 천이하는 순간(T1), 상기 제 1 노드(P1)에는 하이(high) 신호가 입력된다. 상기 제 1 노드(P1)로 입력되는 상기 클럭신호(CLK)는 상기 제 1 전송게이트(11)의 NMOS 트랜지스터의 게이트전극과 상기 제 2 전송게이트(12)의 PMOS 트랜지스터의 게이트전극으로 입력됨과 동시에 상기 제 1 인버터(I1)의 입력단으로 입력된다. 상기 제 1 인버터(I1)의 입력단으로 입력된 상기 클럭신호(CLK)는 상기 제 1 인버터(I1)에 의해 로우(low) 신호로 반전되어 상기 제 1 전송게이트(11)의 PMOS 트랜지스터의 게이트전극과 상기 제 2 전송게이트(12)의 NMOS 트랜지스터의 게이트전극으로 입력된다.
이로 인해, 상기 제 1 게이트전극(11)은 상기 클럭신호(CLK)와 상기 제 1 인버터(I1)의 출력신호에 의해 턴-온되고, 상기 제 2 전송게이트(12)는 턴-오프된다. 상기 제 1 전송게이트(11)가 턴-온되고, 상기 제 2 전송게이트(12)가 턴-오프됨에 따라 상기 제 1 전송게이트(11)를 통한 상기 데이터신호(D)의 전송경로가 형성되는데 반해, 상기 제 2 전송게이트(12)를 통한 상기 데이터신호(D)의 전송경로는 차단된다.
따라서, 상기 데이터신호(D)는 상기 제 1 전송게이트(11)를 통해서만 상기 래치부(13)의 입력단으로 입력되게 된다. 상기 래치부(13)의 입력단으로 입력되는 상기 데이터신호(D)는 상기 래치부(13)의 제 2 인버터(I2)에 의해 반전되어 제 2 출력단(Q')으로는 로우(low) 신호가 출력되고, 상기 제 2 출력단(Q')의 로우(low) 신호는 상기 제 3 인버터(I2)에 의해 다시 재 반전되어 제 1 출력단(Q)으로는 하이(high) 신호가 출력된다.
T1 에서 T5 시간 동안, 상기 클럭신호(CLK)에 의해 상기 클럭신호(CLK)와 동일한 신호가 상기 제 1 노드(P1)에 입력됨에도 불구하고, 상기 데이터신호(D)가 일정 시간 동안 하이(high) 상태를 유지함에 따라 상기 제 1 출력단(Q)의 출력신호는 일정 시간 동안 하이(high) 신호를 출력하게 된다.
이후, 상기 데이터신호(D)가 하이(high) 상태에서 로우(low) 상태로 천이(t2)하고, 이어서, 상기 클럭신호(CLK)가 로우(low) 상태에서 하이(high) 상태로 천이하는 순간(T5), 하이(high) 상태의 클럭신호(CLK)는 제 1 노드(P1)로 입력된다. 상기 제 1 노드(P1)로 입력되는 상기 클럭신호(CLK)는 상기 제 1 전송게이트(11)의 NMOS 트랜지스터의 게이트전극과 상기 제 2 전송게이트(12)의 PMOS 트랜지스터의 게이트전극으로 입력됨과 동시에 상기 제 1 인버터(I1)의 입력단으로 입력된다. 상기 제 1 인버터(I1)의 입력단으로 입력된 상기 클럭신호(CLK)는 상기 제 1 인버터(I1)에 의해 로우(low) 신호로 반전되어 상기 제 1 전송게이트(11)의 PMOS 트랜지스터의 게이트전극과 상기 제 2 전송게이트(12)의 NMOS 트랜지스터의 게이트전극으로 입력된다.
이로 인해, 상기 제 1 게이트전극(11)은 상기 클럭신호(CLK)와 상기 제 1 인버터(I1)의 출력신호에 의해 턴-온되고, 상기 제 2 게이트전극(12)은 턴-오프된다. 상기 제 1 전송게이트(11)가 턴-온되고, 상기 제 2 전송게이트(12)가 턴-오프됨에 따라 상기 제 1 전송게이트(11)를 통한 상기 데이터신호(D)의 전송경로가 형성되는데 반해, 상기 제 2 전송게이트(12)를 통한 상기 데이터신호(D)의 전송경로는 차단된다.
따라서, 상기 데이터신호(D)는 상기 제 1 전송게이트(11)를 통해서만 상기 래치부(13)의 입력단으로 입력되게 된다. 상기 래치부(13)의 입력단으로 입력되는 상기 데이터신호(D)는 상기 래치부(13)의 제 2 인버터(I2)에 의해 반전되어 제 2 출력단(Q')으로는 하이(high) 신호가 출력되고, 상기 제 2 출력단(Q')의 하이(high) 신호는 상기 제 3 인버터(I2)에 의해 다시 재 반전되어 제 1 출력단(Q)으로는 로우(low) 신호가 출력된다.
그러나, 상기와 같은 디-플립플롭회로는 상기 제 1 출력단(Q)의 출력신호와 무관하게 주기적으로 천이하는 클럭신호(CLK)가 항상 제 1 및 제 2 전송게이트(11 및 12)에 입력됨에 따라 상기 제 1 및 제 2 전송게이트(11 및 12)를 구성하는 PMOS 및 NMOS 트랜지스터에 충/방전 동작이 수시로 이루어지게 된다. 즉, 상기 디-플립플롭에 입력되는 데이터신호(D)의 변화없이 수시로 입력되는 클럭신호(CLK)에 의해 상기 MOS 트랜지스터들이 충/방전되는 경우가 발생하게 되어 디-플립플롭의 소비전력을 증가시키게 된다.
따라서, 상기 디-플립플롭을 기본 구성으로 하는 동기회로의 경우, 동작의기준이 되는 클럭신호의 존재로 인하여, 전체 회로중 클럭신호에 의해 전하의 충/방전이 항상 일어나게 되어 많은 전력이 소모되게 된다. 실제로 상용화된 칩의 전력소모를 조사해보면 전체 전력 소모 가운데 클럭신호가 주로 들어가게 되는 레지스터들에서의 전력 소모가 50% 이상을 차지하게 된다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 동기회로의 가장 큰 단점인 과도한 전력소모를 줄이기 위하여, 전력 소모의 가장 큰 부분을 차지하는 레지스터를 이루는 기본 단위인 디-플립플롭의 새로운 구조를 제안하는 것이 본 발명의 목적이다.
또한, 클럭신호가 항상 디-플립플롭으로 입력되도록 구성되는 종래의 디-플립플롭회로와는 달리, 디-플립플롭에 새로 저장될 값이 이전에 저장된 값과 비교하여 바뀌는 경우에만 디-플립플롭 내부로 클럭신호가 들어오도록 허용함으로써, 디-플립플롭에 저장되는 값의 변화없이 클럭신호에 따라 불 필요한 충/방전이 이루어지는 것을 줄일 수 있는 디-플립플롭을 제안하는 것이 본 발명의 또 다른 목적이다.
도 1은 종래의 디-플립플롭의 구성도.
도 2는 도 1에 도시된 디-플립플롭의 특성 파형도.
도 3은 본 발명의 일 실시예에 따른 디-플립플롭의 구성도.
도 4는 도 3에 도시된 디-플립플롭의 특성 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 디-플립플롭 11, 31 : 제 1 전송게이트
12, 32 : 제 2 전송게이트 13, 33 : 래치부
34 : 비교수단
본 발명은 제 1 노드 및 제 2 노드 상의 신호에 따라 외부로부터 입력되는 데이터 신호를 제 1 출력단으로 전송하기 위한 제 1 전송수단; 상기 제 1 출력단의출력신호를 반전시켜 제 2 출력단으로 출력하기 위한 제 1 인버터; 상기 제 1 노드 및 제 2 노드 상의 신호에 따라 상기 제 1 전송수단의 출력신호를 상기 제 2 출력단으로 전송하기 위한 제 2 전송수단; 상기 제 2 출력단의 출력신호와 상기 데이터 신호를 비교하여 서로 다를 경우에만 클럭신호를 상기 제 1 노드 상으로 출력하기 위한 비교수단; 및 상기 제 1 노드 상의 신호를 반전시켜 상기 제 2 노드 상으로 출력하기 위한 제 2 인버터로 이루어진다.
또한, 본 발명은 제 1 노드 및 제 2 노드 상의 신호에 따라 외부로부터 입력되는 데이터 신호를 제 1 출력단으로 전송하기 위한 제 1 전송수단; 상기 제 1 전송수단의 출력신호를 래치하여 제 1 출력단 및 제 2 출력단으로 출력하기 위한 래치수단; 상기 제 1 노드 및 제 2 노드 상의 신호에 따라 상기 제 1 전송수단의 출력신호를 상기 제 2 출력단으로 전송하기 위한 제 2 전송수단; 상기 제 2 출력단의 출력신호와 상기 데이터 신호를 비교하여 서로 다를 경우에만 클럭신호를 상기 제 1 노드 상으로 출력하기 위한 비교수단; 및 상기 제 1 노드 상의 신호를 반전시켜 상기 제 2 노드 상으로 출력하기 위한 제 1 인버터로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 따른 디-플립플롭회로의 구성도이다.
도 3을 참조하면, 디-플립플롭회로(30)는 스위칭으로 작용하는 제 1 전송게이트(31) 및 제 2 전송게이트(32)와, 제 2 및 제 3 인버터(I2 및 I3)로 이루어지는래치부(33)와, 새로 입력될 데이터신호(D)와 제 1 출력단자(Q)의 출력신호를 비교하여 서로 다를 경우에만, 상기 디-플립플롭 내부로 상기 클럭신호(CLK)를 전송하기 위한 비교수단(34) 및 상기 비교수단(34)의 출력신호를 반전시키기 위한 제 1 인버터(I1)로 구성된다.
상기 제 1 및 제 2 전송게이트(31 및 32)는 PMOS 트랜지스터와 NMOS 트랜지스터가 상호 접속되어 구성된다. 상기 비교수단(34)은 도시된 바와 같이, 익스클루시브-노아(Exclusive-NOR; XNOR) 논리회로와 오아(OR) 논리회로로 구성되거나, 익스클루시부-오아(Exclusive-OR; XOR) 논리회로와 앤드(AND) 논리회로로 구성될 수 도 있다.
상기 제 1 전송게이트(31)는 제 1 노드(P1)와 제 3 노드(P3) 사이에 접속되고, NMOS 트랜지스터의 게이트단자에는 상기 비교수단(34)의 출력신호가 입력되며, PMOS 트랜지스터의 게이트단자에는 상기 제 1 인버터(I1)의 출력신호가 입력된다. 상기 제 2 전송게이트(32)는 제 1 노드(P1)와 제 3 노드(P3) 사이에 접속되고, NMOS 트랜지스터의 게이트단자에는 상기 제 1 인버터(I1)의 출력신호가 입력되고, 상기 PMOS 트랜지스터의 게이트단자에는 상기 비교수단(34)의 출력신호가 입력된다. 상기 비교수단(34)은 제 1 노드(P1)와 제 1 출력단(Q) 사이에 접속되고, 상기 XNOR(또는 XOR)의 입력단으로는 상기 제 1 출력단(Q)의 출력신호와 데이터신호(D)가 입력되며, 상기 OR(또는 AND)의 입력단으로는 상기 XNOR 논리회로의 출력신호와 상기 클럭신호(CLK)가 입력된다.
상기 제 1 전송게이트(31)는 상기 비교수단(34)의 출력신호와 제 1인버터(I1)의 출력신호에 의해 구동되어 상기 데이터신호(D)를 제 2 노드(P2)로 전달한다. 상기 제 2 전송게이트(32)는 상기 제 1 인버터(I1)의 출력신호와 상기 비교수단(34)의 출력신호에 의해 구동되어 상기 제 2 노드(P2)로 입력되는 신호를 제 1 출력단(Q)으로 전달한다.
상기 비교수단(34)은 입력단으로 입력되는 제 1 출력단(Q)의 제 1 출력신호와 상기 데이터신호(D)를 비교하여 서로 다를 경우에만, 상기 클럭신호(CLK)와 동일한 신호가 상기 제 1 노드(P1)로 출력되고, 그 이외의 경우에는 상기 클럭신호(CLK)와 무관하게 하이(high) 또는 로우(low) 신호가 출력된다.
이를 하기의 표 1 및 표 2를 참조하여 상세히 설명하면, 다음과 같다. 표 1은 상기 비교수단(34)이 XNOR 논리회로와 OR 논리회로로 구성되는 경우의 제 1 노드(P1)의 논리값을 나타내고, 표 2는 상기 비교수단(34)이 XOR 논리회로와 AND 논리회로로 구성되는 경우의 제 1 노드(P1)의 논리값을 나타낸다. 여기서, '0'은 로우(low) 상태를 나타내고, '1'은 하이(high) 상태를 나타낸다.
| D | Q | CLK | P1 |
| 0 | 0 | 0 | 1 |
| 0 | 0 | 0 | 1 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
| D | Q | CLK | P1 |
| 0 | 0 | 0 | 0 |
| 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 0 |
상기의 표 1을 참조하면, 상기 비교수단(34)의 출력신호, 즉 제 1 노드(P1)로 출력되는 신호는 데이터신호(D)와 제 1 출력단(Q)의 출력신호가 서로 다를 경우, 상기 클럭신호(CLK)와 동일한 신호가 출력되고, 그 이외의 경우에서는 항상 하이(high) 신호가 출력된다.
상세히 하면, 상기 비교수단(34)의 XNOR 논리회로의 입력단으로 인가되는 제 1 출력단(Q)의 출력신호와 데이터신호(D)가 서로 다를 경우, 상기 XNOR 논리회로의 출력단에는 항상 로우(low) 신호가 출력되고, 상기 제 1 출력신호와 데이터신호(D)가 동일할 경우, 상기 XNOR 논리회로의 출력신호는 항상 하이(high) 신호가 출력된다. 한편, 상기 OR 논리회로는 그 특성상, 제 1 입력단으로 로우(low) 신호가 입력될 경우, 그 출력단으로는 항상 제 2 입력단으로 입력되는 입력신호와 동일한 신호가 출력되고, 상기 제 1 입력단으로 하이(high) 신호가 입력될 경우, 그 출력단으로는 상기 제 2 입력단으로 입력되는 입력신호에 무관하게 항상 하이(high) 신호만 출력된다. 따라서, 상기 XNOR 논리회로의 출력신호가 로우(low) 신호일 경우, OR 논리회로의 출력신호는 항상 클럭신호(CLK)와 동일한 신호가 출력되고, 상기 XNOR논리회로의 출력신호가 하이(high) 신호일 경우, OR 논리회로의 출력신호는 항상 클럭신호(CLK)와 무관하게 하이(high) 신호가 출력된다.
표 2를 참조하면, 상기 비교수단(34)의 출력신호, 즉 제 1 노드(P1)로 출력되는 신호는 데이터신호(D)와 제 1 출력단(Q)의 출력신호가 서로 다를 경우, 상기 클럭신호(CLK)와 동일한 신호가 출력되고, 그 이외의 경우에서는 항상 로우(low) 신호가 출력된다.
상세히 하면, 상기 비교수단(34)의 XOR 논리회로의 입력단으로 인가되는 제 1 출력단(Q)의 출력신호와 데이터신호(D)가 서로 다를 경우, 상기 XOR 논리회로의 출력단에는 항상 하이(high) 신호가 출력되고, 상기 제 1 출력신호와 데이터신호(D)가 동일할 경우, 상기 XOR 논리회로의 출력신호는 항상 로우(low) 신호가 출력된다. 한편, 상기 AND 논리회로는 그 특성상, 제 1 입력단으로 하이(low) 신호가 입력될 경우, 그 출력단으로는 항상 제 2 입력단으로 입력되는 입력신호와 동일한 신호가 출력되고, 상기 제 1 입력단으로 로우(low) 신호가 입력될 경우, 그 출력단으로는 상기 제 2 입력단으로 입력되는 입력신호에 무관하게 항상 로우(low) 신호만 출력된다. 따라서, 상기 XOR 논리회로의 출력신호가 하이(high) 신호일 경우, AND 논리회로의 출력신호는 항상 클럭신호(CLK)와 동일한 신호가 출력되고, 상기 XOR 논리회로의 출력신호가 하이(high) 신호일 경우, AND 논리회로의 출력신호는 항상 클럭신호(CLK)와 무관하게 로우(low) 신호가 출력된다.
상기와 같이 구성된 디-플립플롭회로의 구동특성을 도 4에 도시된 특성 파형도를 통해 상세히 설명하면, 다음과 같다. 여기서, 상기 특성 파형도는 상기 비교수단을 XNOR 논리회로와 OR 논리회로로 구성할 경우의 파형도를 도시하였다.
T0 에서 T1 구간에서, 데이터신호(D)는 로우(low) 상태를 유지하고, 상기 제 1 노드(P1)는 하이(high) 상태를 유지하며, 상기 제 1 출력단(Q)의 출력신호는 로우(low) 상태를 일정 시간동안 유지한다.
이후, 상기 데이터신호(D)가 로우(low) 상태에서 하이(high) 상태로 천이하는 순간(t1), XNOR 논리회로의 입력단으로 하이(high) 상태의 데이터신호(D)와 로우(low) 상태의 제 1 출력단(Q)의 출력신호가 동시에 입력되어 상기 XNOR 논리회로의 출력단으로 로우(low) 신호가 출력된다. 상기 OR 논리회로는 로우(low) 상태의 XNOR 논리회로의 출력신호와 클럭신호(CLK)를 입력받아 상기 클럭신호(CLK)와 동일한 신호인 로우(low) 신호를 상기 제 1 노드(P1)로 출력함으로써 상기 제 1 노드(P1)는 로우(low) 상태를 유지하게 된다.
이후, 상기 클럭신호(CLK)가 하이(high)로 천이하는 순간(T1), 상기 OR 논리회로의 출력신호는 로우(low) 상태에서 하이(high) 상태로 천이하여 제 1 노드(P1)로 출력된다. 상기 제 1 노드(P1)로 출력되는 상기 OR 논리회로의 출력신호는 상기 제 1 전송게이트(31)의 NMOS 트랜지스터의 게이트전극과 상기 제 2 전송게이트(32)의 NMOS 트랜지스터의 게이트전극으로 입력됨과 동시에 상기 제 1 인버터(I1)의 입력단으로 입력된다. 상기 제 1 인버터(I1)의 입력단으로 입력된 상기 OR 논리회로의 출력신호는 상기 제 1 인버터(I1)에 의해 하이(high) 신호로 반전되어 상기 제 1 전송게이트(31)의 PMOS 트랜지스터의 게이트전극과 상기 제 2 전송게이트(32)의NMOS 트랜지스터의 게이트전극으로 입력된다.
이로 인해, 상기 제 1 게이트전극(31)은 상기 OR 논리회로의 출력신호와 상기 제 1 인버터(I1)의 출력신호에 의해 턴-온되고, 상기 제 2 게이트전극(32)은 턴-오프된다. 상기 제 1 전송게이트(31)가 턴-온되고, 상기 제 2 전송게이트(32)가 턴-오프됨에 따라 상기 제 1 전송게이트(31)를 통한 상기 데이터신호(D)의 전송경로가 형성되는데 반해, 상기 제 2 전송게이트(32)를 통한 상기 데이터신호(D)의 전송경로는 차단된다.
따라서, 상기 데이터신호(D)는 상기 제 1 전송게이트(31)를 통해서만 상기 래치부(33)의 입력단으로 입력되게 된다. 상기 래치부(33)의 입력단으로 입력되는 상기 데이터신호(D)는 상기 래치부(33)의 제 2 인버터(I2)에 의해 반전되어 제 2 출력단(Q')으로는 로우(low) 신호가 출력되고, 상기 제 2 출력단(Q')의 로우(low) 신호는 상기 제 3 인버터(I2)에 의해 다시 재 반전되어 제 1 출력단(Q)으로는 하이(high) 신호가 출력된다.
T1 에서 T5 구간에서, 데이터신호(D)가 하이(high) 상태로 유지되는 동안 제 1 출력단(Q)의 출력신호는 클럭신호(CLK)와 무관하게 항상 하이(high) 상태를 유지한다. 즉, XNOR 논리회로의 입력단으로 입력되는 상기 데이터신호(D)와 제 1 출력단(Q)의 출력신호가 모두 하이(high) 신호, 즉 서로 동일한 신호가 입력됨에 따라 XNOR 논리회로의 출력신호는 항상 하이(high) 신호로 출력된다. 이로 인해, OR 논리회로로 입력되는 클럭신호(CLK)에 무관하게 항상 OR 논리회로의 출력신호는 하이(high) 신호로 출력되어 제 1 노드(P1)는 하이(high) 상태를 유지하게 된다.따라서, 상기 제 1 전송게이트(31)는 항상 턴-온 상태를 유지하여 상기 데이터신호(D)를 래치부(33)의 입력단으로 전달함으로써, 상기 제 1 출력단(Q)으로는 상기 데이터신호(D)와 동일한 하이(high) 신호가 출력된다.
이후, 상기 데이터신호(D)가 하이(high) 상태에서 로우(low) 상태로 천이하는 순간(t2), XNOR 논리회로의 입력단으로 로우(low) 상태의 데이터신호(D)와 하이(high) 상태의 제 1 출력단(Q)의 출력신호가 동시에 입력되어 상기 XNOR 논리회로의 출력단으로 로우(low) 신호가 출력된다. 상기 OR 논리회로는 로우(low) 상태의 XNOR 논리회로의 출력신호와 클럭신호(CLK)를 입력받아 상기 클럭신호(CLK)와 동일한 신호인 로우(low) 신호를 출력한다.
이후, 상기 클럭신호(CLK)가 하이(high)로 천이하는 순간(T5), 상기 OR 논리회로의 출력신호는 로우(low) 상태에서 하이(high) 상태로 천이하여 제 1 노드(P1)로 출력된다. 상기 제 1 노드(P1)로 출력되는 상기 OR 논리회로의 출력신호는 상기 제 1 전송게이트(31)의 NMOS 트랜지스터의 게이트전극과 상기 제 2 전송게이트(32)의 PMOS 트랜지스터의 게이트전극으로 입력됨과 동시에 상기 제 1 인버터(I1)의 입력단으로 입력된다. 상기 제 1 인버터(I1)의 입력단으로 입력된 상기 OR 논리회로의 출력신호는 상기 제 1 인버터(I1)에 의해 하이(high) 신호로 반전되어 상기 제 1 전송게이트(31)의 PMOS 트랜지스터의 게이트전극과 상기 제 2 전송게이트(32)의 NMOS 트랜지스터의 게이트전극으로 입력된다.
이로 인해, 상기 제 1 전송게이트(31)는 상기 OR 논리회로의 출력신호와 상기 제 1 인버터(I1)의 출력신호에 의해 턴-온되고, 상기 제 2 전송게이트(32)는턴-오프된다. 상기 제 1 전송게이트(31)가 턴-온되고, 상기 제 2 전송게이트(32)가 턴-오프됨에 따라 상기 제 1 전송게이트(31)를 통한 상기 데이터신호(D)의 전송경로가 형성되는데 반해, 상기 제 2 전송게이트(32)를 통한 상기 데이터신호(D)의 전송경로는 차단된다.
따라서, 상기 데이터신호(D)는 상기 제 1 전송게이트(31)를 통해서만 상기 래치부(33)의 입력단으로 입력되게 된다. 상기 래치부(33)의 입력단으로 입력되는 상기 데이터신호(D)는 상기 래치부(33)의 제 2 인버터(I2)에 의해 반전되어 제 2 출력단(Q')으로는 하이(high) 신호가 출력되고, 상기 제 2 출력단(Q')의 하이(high) 신호는 상기 제 3 인버터(I2)에 의해 다시 재 반전되어 제 1 출력단(Q)으로는 로우(low) 신호가 출력된다.
이후의 특성 파형은 상기에서 설명한 특성이 반복적으로 이루어짐으로 그에 대한 설명은 생략하기로 한다.
한편, 본 발명의 비교수단(34)이 XNOR 논리회로와 OR 논리회로로 이루어지는 경우, 래치부(33)를 구성하고 있는 제 2 인버터(I2)는 생략이 가능하다. 이때, 상기 제 2 인버터(I2)를 생략할 경우, 상기 제 1 출력단(Q)으로는 상기 데이터신호(D)의 반전신호가 출력되고, 상기 제 2 출력단(Q')으로는 상기 데이터신호(D)와 동일한 신호가 출력된다.
상기와 같이 상기 제 2 인버터(I2)의 생략이 가능한 이유는 종래의 기술에서와 같이, 제 1 출력단(Q)으로 상기 데이터신호(D)와 동일한 신호가 출력되는 상태에서 클럭신호(CLK)가 하이(high) 상태에서 로우(low) 상태로 천이하면, 제 1 전송게이트(11)가 턴-오프되어 상기 데이터신호(D)의 전송경로가 차단되게 된다. 이때, 상기 제 1 출력단(Q)의 출력신호를 상기 데이터신호(D)와 동일한 신호로 유지하기 위해 래치부(13)의 제 2 인버터(I2) 및 제 3 인버터(I3)와 제 2 전송게이트(12)를 통한 폐회로를 통해 상기 제 1 출력단(Q)으로 상기 데이터신호(D)와 동일한 신호가 전달됨에 따라 상기 제 1 출력단(Q)은 상기 데이터신호(D)와 동일한 신호를 유지하게 된다. 그러나, 본 발명에서는 데이터신호(D)와 제 1 출력단(Q)의 신호가 동일할 경우, 비교수단(34)을 통해 제 1 노드(P1)로 입력되는 신호는 항상 하이(high) 상태로 유지되어 항상 제 1 전송게이트(31)는 턴-온 상태로 유지된다. 따라서, 상기 제 1 전송게이트(31)를 통해 상기 데이터신호(D)가 항상 제 2 출력단(Q')으로 전송되어 상기 데이터신호(D)와 동일한 신호를 유지하게 된다.
상기에서 설명한 바와 같이, 본 발명의 디-플립플롭에 새로 제안된 비교수단은 XNOR 논리회로와 OR 논리회로 또는 XOR 논리회로와 AND 논리회로로 구성될 수 있다.
상기 비교수단을 XNOR 논리회로와 OR 논리회로로 구성할 경우에는 상기 XNOR 논리회로의 입력단으로 입력되는 데이터신호(D)와 제 1 출력단(Q)의 출력신호가 동일할 경우에는 상기 OR 논리회로에 입력되는 클럭신호(CLK)에 무관하게 제 1노드(P1)는 항상 하이(high) 상태를 유지한다. 그러나, 상기 비교수단을 XOR 논리회로와 AND 논리회로로 구성할 경우에는 상기 XOR 논리회로의 입력단으로 입력되는 데이터신호(D)와 제 1 출력단(Q)의 제 1 출력신호가 동일할 경우에는 상기 AND 논리회로에 입력되는 클럭신호(CLK)에 무관하게 제 1 노드(P1)는 항상 로우(low) 상태를 유지한다.
즉, T0 에서 T10 구간에서의 상기 제 1 노드(P1) 상의 상태변화는 종래의 플립플롭에서는 10회 정도 이루어지는데 반해, 본 발명의 플립플롭에서는 6회정도로 그 변화횟수가 40%정도 감소함을 알 수 있다. 따라서, 본 발명의 플립플롭은 종래의 플립플롭에 비해 약 40% 정도의 소비전력을 감소시킬 수 있다.
상술한 바와 같이 본 발명은 디-플립플롭에 새로 입력되는 데이터신호(D)와 이전 출력단자(Q)에 출력되는 출력신호를 소정의 비교수단을 이용하여 비교하고, 상기 데이터신호(D)와 출력단자(Q)의 출력신호가 서로 동일하지 않을 경우에만, 상기 플립플롭 내부로 클럭신호가 입력되도록 함으로써, 주기적으로 변화하는 클럭신호에 의한 디-플립플롭의 MOS 트랜지스터들의 충/방전으로 인해 소비되는 소비전력을 감소시킬 수 있다.
Claims (11)
- 제 1 노드 및 제 2 노드 상의 신호에 따라 외부로부터 입력되는 데이터 신호를 제 1 출력단으로 전송하기 위한 제 1 전송수단;상기 제 1 출력단의 출력신호를 반전시켜 제 2 출력단으로 출력하기 위한 제 1 인버터;상기 제 1 노드 및 제 2 노드 상의 신호에 따라 상기 제 1 전송수단의 출력신호를 상기 제 2 출력단으로 전송하기 위한 제 2 전송수단;상기 제 2 출력단의 출력신호와 상기 데이터 신호를 비교하여 서로 다를 경우에만 클럭신호를 상기 제 1 노드 상으로 출력하기 위한 비교수단; 및상기 제 1 노드 상의 신호를 반전시켜 상기 제 2 노드 상으로 출력하기 위한 제 2 인버터로 이루어진 것을 특징으로 하는 디-플립플롭회로.
- 제 1 항에 있어서,상기 제 1 전송수단은 PMOS 트랜지스터와 NMOS 트랜지스터가 상호 접속되어 이루어지는 것을 특징으로 하는 디-플립플롭회로.
- 제 1 항에 있어서,상기 제 2 전송수단은 PMOS 트랜지스터와 NMOS 트랜지스터가 상호 접속되어 이루어지는 것을 특징으로 하는 디-플립플롭회로.
- 제 1 항에 있어서,상기 비교수단은 상기 데이터 신호와 상기 제 2 출력단의 출력신호가 동일할 경우, 하이 신호를 출력하는 것을 특징으로 하는 디-플립플롭회로.
- 제 4 항에 있어서,상기 비교수단은 상기 데이터 신호와 상기 제 2 출력단의 출력신호를 입력으로 하는 XNOR 논리회로; 및상기 XNOR 논리회로의 출력신호와 상기 클럭신호를 입력으로 하여 상기 제 1 노드 상으로 상기 XNOR 논리회로의 출력신호와 상기 클럭신호의 논리조합 신호를 출력하기 위한 OR 논리회로로 이루어진 것을 특징으로 하는 디-플립플롭회로.
- 제 1 노드 및 제 2 노드 상의 신호에 따라 외부로부터 입력되는 데이터 신호를 제 1 출력단으로 전송하기 위한 제 1 전송수단;상기 제 1 전송수단의 출력신호를 래치하여 제 1 출력단 및 제 2 출력단으로출력하기 위한 래치수단;상기 제 1 노드 및 제 2 노드 상의 신호에 따라 상기 제 1 전송수단의 출력신호를 상기 제 2 출력단으로 전송하기 위한 제 2 전송수단;상기 제 2 출력단의 출력신호와 상기 데이터 신호를 비교하여 서로 다를 경우에만 클럭신호를 상기 제 1 노드 상으로 출력하기 위한 비교수단; 및상기 제 1 노드 상의 신호를 반전시켜 상기 제 2 노드 상으로 출력하기 위한 제 1 인버터로 이루어진 것을 특징으로 하는 디-플립플롭회로.
- 제 6 항에 있어서,상기 비교수단은 상기 데이터 신호와 상기 제 2 출력단의 출력신호가 동일할 경우, 하이 신호를 출력하는 것을 특징으로 하는 디-플립플롭회로.
- 제 7 항에 있어서,상기 비교수단은 상기 데이터 신호와 상기 제 2 출력단의 출력신호를 입력으로 하는 XNOR 논리회로; 및상기 XNOR 논리회로의 출력신호와 상기 클럭신호를 입력으로 하여 상기 제 1 노드 상으로 상기 XNOR 논리회로의 출력신호와 상기 클럭신호의 논리조합 신호를 출력하기 위한 OR 논리회로로 이루어진 것을 특징으로 하는 디-플립플롭회로.
- 제 6 항에 있어서,상기 비교수단은 상기 데이터 신호와 상기 제 2 출력단의 출력신호가 동일할 경우, 로우 신호를 출력하는 것을 특징으로 하는 디-플립플롭회로.
- 제 9 항에 있어서,상기 비교수단은 상기 데이터 신호와 상기 제 2 출력단의 출력신호를 입력으로 하는 XOR 논리회로; 및상기 XOR 논리회로의 출력신호와 상기 클럭신호를 입력으로 하여 상기 제 1 노드 상으로 상기 XOR 논리회로의 출력신호와 상기 클럭신호의 논리조합 신호를 출력하기 위한 AND 논리회로로 이루어진 것을 특징으로 하는 디-플립플롭회로.
- 제 6 항에 있어서,상기 래치수단은 상기 제 1 전송게이트와 제 2 출력단 사이에 형성되는 제 2 인버터; 및상기 제 2 출력단과 제 1 출력단 사이에 형성되는 제 3 인버터로 이루어진 것을 특징으로 하는 디-플립플롭회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010045131A KR20030010246A (ko) | 2001-07-26 | 2001-07-26 | 디-플립 플롭 회로 |
Applications Claiming Priority (1)
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| KR20030010246A true KR20030010246A (ko) | 2003-02-05 |
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| Country | Link |
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| KR (1) | KR20030010246A (ko) |
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