JP2000077983A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000077983A JP2000077983A JP10248767A JP24876798A JP2000077983A JP 2000077983 A JP2000077983 A JP 2000077983A JP 10248767 A JP10248767 A JP 10248767A JP 24876798 A JP24876798 A JP 24876798A JP 2000077983 A JP2000077983 A JP 2000077983A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000013500 data storage Methods 0.000 claims description 3
- 230000006870 function Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】従来の記憶保持回路では、データを記憶するた
めのトリガ信号となるクロックを、常に記憶保持回路に
入力していた。その為、クロック信号が不必要な時で
も、クロック信号につながっている部分の回路が動くの
で、電力が消費されていた。 【解決手段】記憶保持回路においては、データが変化し
た時にのみ、データを記憶するためのトリガ信号となる
クロックが必要となる。それ故、データの変化が無い時
及び記憶保持回路の初期化動作時には、クロック信号を
停止する回路を構成する。 【効果】本発明を採用する事により、従来データの変化
が無い時または初期化時に、記憶保持回路のクロック信
号で消費されていた電力が消費されなくなり、チップ全
体での消費電力が大幅に削減される。
めのトリガ信号となるクロックを、常に記憶保持回路に
入力していた。その為、クロック信号が不必要な時で
も、クロック信号につながっている部分の回路が動くの
で、電力が消費されていた。 【解決手段】記憶保持回路においては、データが変化し
た時にのみ、データを記憶するためのトリガ信号となる
クロックが必要となる。それ故、データの変化が無い時
及び記憶保持回路の初期化動作時には、クロック信号を
停止する回路を構成する。 【効果】本発明を採用する事により、従来データの変化
が無い時または初期化時に、記憶保持回路のクロック信
号で消費されていた電力が消費されなくなり、チップ全
体での消費電力が大幅に削減される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の消費
電力低減を目的とした、記憶保持回路の回路構成に関す
るものである。
電力低減を目的とした、記憶保持回路の回路構成に関す
るものである。
【０００２】
【従来の技術】従来技術は、図４（ａ）の記憶保持回路
であるフリップフロップ（以下ＦＦと記す。）のタイミ
ングチャート図４（ｂ）に示す様に、ＦＦのセット
（Ｓ）、リセット（Ｒ）時及びデータ（Ｄ）が変化しな
い状態においても、データ記憶のトリガとなる同期信号
（Ｃ）（以下クロック信号と記す）は、常に動作してい
た。
であるフリップフロップ（以下ＦＦと記す。）のタイミ
ングチャート図４（ｂ）に示す様に、ＦＦのセット
（Ｓ）、リセット（Ｒ）時及びデータ（Ｄ）が変化しな
い状態においても、データ記憶のトリガとなる同期信号
（Ｃ）（以下クロック信号と記す）は、常に動作してい
た。
【０００３】
【発明が解決しようとする課題】しかし、必要とするデ
ータを記憶する為には、データが変化した時点のみのク
ロック信号が有効であり、データが変化しない部分での
クロック信号は不必要かつ無駄な電力を消費するという
問題を有していた。
ータを記憶する為には、データが変化した時点のみのク
ロック信号が有効であり、データが変化しない部分での
クロック信号は不必要かつ無駄な電力を消費するという
問題を有していた。
【０００４】また、データのセット、リセット時にも、
クロック信号は不必要であり、無駄な電力を消費すると
いう問題を有していた。
クロック信号は不必要であり、無駄な電力を消費すると
いう問題を有していた。
【０００５】そこで、本発明は、不必要なクロック信号
を停止し、無駄な電力を低減する回路の提供を目的とす
る。
を停止し、無駄な電力を低減する回路の提供を目的とす
る。
【０００６】
【課題を解決するための手段】本発明の請求項１記載の
半導体装置は、データが変化しない時には、記憶保持回
路の前段に設けられた回路により、クロック信号を停止
する事を特徴とする。
半導体装置は、データが変化しない時には、記憶保持回
路の前段に設けられた回路により、クロック信号を停止
する事を特徴とする。
【０００７】この発明によれば、データが変化しない時
には、クロック信号が停止するため、クロックにかかわ
る回路の電力が消費されず、低電力化が図れるという効
果を奏する。
には、クロック信号が停止するため、クロックにかかわ
る回路の電力が消費されず、低電力化が図れるという効
果を奏する。
【０００８】本発明の請求項２記載の半導体装置は、初
期化信号であるセット、リセット信号がイネーブル状態
の時には、記憶保持回路の前段に設けられた回路によ
り、クロック信号を停止する事を特徴とする。
期化信号であるセット、リセット信号がイネーブル状態
の時には、記憶保持回路の前段に設けられた回路によ
り、クロック信号を停止する事を特徴とする。
【０００９】この発明によれば、初期化信号のセット、
リセット信号がイネーブル状態の時には、クロック信号
が停止するため、クロックにかかわる回路の電力が消費
されず、低電力化が図れるという効果を奏する。
リセット信号がイネーブル状態の時には、クロック信号
が停止するため、クロックにかかわる回路の電力が消費
されず、低電力化が図れるという効果を奏する。
【００１０】
【作用】請求項１〜３に記載の発明によれば、フリップ
フロップのデータが変化しない状態、及びセット、リセ
ット時のクロック信号を停止する事で、消費電力の低減
が図れる。
フロップのデータが変化しない状態、及びセット、リセ
ット時のクロック信号を停止する事で、消費電力の低減
が図れる。
【００１１】
【発明の実施の形態】図１（ａ）に本発明の１実施例を
示す。１０１は、データ（Ｄ）信号を示す。１０２は、
Ｄ２の初期状態を確定させる為のリセット（Ｒ１）信号
を示す。１０３は、クロック（Ｃ）信号を示す。１０４
は、遅延回路を示す。１０５は、データの変化点を検出
するイクスクルーシブオア（以下ＥＸＯＲと記す。）回
路を示す。１０６は、１０３のクロック信号をスイッチ
ングする為のアンド回路を示す。１０７は、セットリセ
ット付きＦＦを示す。
示す。１０１は、データ（Ｄ）信号を示す。１０２は、
Ｄ２の初期状態を確定させる為のリセット（Ｒ１）信号
を示す。１０３は、クロック（Ｃ）信号を示す。１０４
は、遅延回路を示す。１０５は、データの変化点を検出
するイクスクルーシブオア（以下ＥＸＯＲと記す。）回
路を示す。１０６は、１０３のクロック信号をスイッチ
ングする為のアンド回路を示す。１０７は、セットリセ
ット付きＦＦを示す。
【００１２】まず、１０１のデータ信号Ｄは、１０７の
ＦＦと、１０４の遅延回路と、１０５のＥＸＯＲ回路に
入力される。１０４の遅延回路によって遅延がついた信
号Ｄ１は、１０５に入力される。データ信号Ｄに変化が
あった場合、図１（ｂ）のタイムチャートに示すよう
に、データ信号ＤとＤ１が１０５に入力される事によ
り、データの遅延期間だけ、Ｄ２にＨｉｇｈが出力され
る事になる。（この時のＲ１信号は、Ｌｏｗとする。）
１０６のＡＮＤ回路には、Ｄ２と１０３のクロック信号
が入るので、前記のようなＤ２がＨｉｇｈになる時のみ
クロック信号がスルーし、１０７のＦＦのクロック端子
ＣＫにクロックが供給される。また、１０１のデータ信
号Ｄに変化が無い場合は、データ信号ＤとＤ１の間に状
態変化がなく、Ｄ２にＬｏｗが出力されるため、Ｃ１信
号はＬｏｗに固定される。従って、データＤの信号に変
化が起こらない時には、１０７のクロック端子ＣＫには
クロックが供給されない。故にこの期間は、Ｃ１に接続
しているＦＦ内部の回路が停止し、電力を消費しない。
ＦＦと、１０４の遅延回路と、１０５のＥＸＯＲ回路に
入力される。１０４の遅延回路によって遅延がついた信
号Ｄ１は、１０５に入力される。データ信号Ｄに変化が
あった場合、図１（ｂ）のタイムチャートに示すよう
に、データ信号ＤとＤ１が１０５に入力される事によ
り、データの遅延期間だけ、Ｄ２にＨｉｇｈが出力され
る事になる。（この時のＲ１信号は、Ｌｏｗとする。）
１０６のＡＮＤ回路には、Ｄ２と１０３のクロック信号
が入るので、前記のようなＤ２がＨｉｇｈになる時のみ
クロック信号がスルーし、１０７のＦＦのクロック端子
ＣＫにクロックが供給される。また、１０１のデータ信
号Ｄに変化が無い場合は、データ信号ＤとＤ１の間に状
態変化がなく、Ｄ２にＬｏｗが出力されるため、Ｃ１信
号はＬｏｗに固定される。従って、データＤの信号に変
化が起こらない時には、１０７のクロック端子ＣＫには
クロックが供給されない。故にこの期間は、Ｃ１に接続
しているＦＦ内部の回路が停止し、電力を消費しない。
【００１３】また図２（ａ）には、本発明のもう一つの
実施例を示す。２０１は、２０６のＦＦの初期化を行う
為のセット信号を示す。２０２は、データ信号を示す。
２０３は、クロック信号を示す。２０４は、２０６のＦ
Ｆの初期化を行う為のリセット信号を示す。２０５は、
２０３のクロック信号をスイッチングする為のアンド回
路を示す。２０６は、セット、リセット付きＦＦを示
す。
実施例を示す。２０１は、２０６のＦＦの初期化を行う
為のセット信号を示す。２０２は、データ信号を示す。
２０３は、クロック信号を示す。２０４は、２０６のＦ
Ｆの初期化を行う為のリセット信号を示す。２０５は、
２０３のクロック信号をスイッチングする為のアンド回
路を示す。２０６は、セット、リセット付きＦＦを示
す。
【００１４】２０３のクロック信号は、２０５のアンド
回路を経て２０６のＦＦのクロックに供給される。
回路を経て２０６のＦＦのクロックに供給される。
【００１５】２０１のセット信号がＬｏｗの時、２０６
のＦＦのセット信号は、アクティブ状態となる。この２
０１の信号を２０５のアンド回路に入力する事により、
セット信号がＬｏｗすなわちアクティブ状態の時、Ｃ２
はＬｏｗに固定され、２０６のＦＦのクロック端子ＣＫ
のクロックは停止する事になる。逆に２０１のセット信
号がＨｉｇｎの時、２０６のＦＦのセット信号は、非ア
クティブ状態となる。この２０１の信号を２０５のアン
ド回路に入力する事により、Ｃ２はクロックを供給でき
る状態となる。故に、２０６のＦＦのクロック端子ＣＫ
にはクロックが供給される事になる。
のＦＦのセット信号は、アクティブ状態となる。この２
０１の信号を２０５のアンド回路に入力する事により、
セット信号がＬｏｗすなわちアクティブ状態の時、Ｃ２
はＬｏｗに固定され、２０６のＦＦのクロック端子ＣＫ
のクロックは停止する事になる。逆に２０１のセット信
号がＨｉｇｎの時、２０６のＦＦのセット信号は、非ア
クティブ状態となる。この２０１の信号を２０５のアン
ド回路に入力する事により、Ｃ２はクロックを供給でき
る状態となる。故に、２０６のＦＦのクロック端子ＣＫ
にはクロックが供給される事になる。
【００１６】また、２０４のリセット信号がＬｏｗの
時、２０６のＦＦのリセット信号は、アクティブ状態と
なる。この２０４の信号を２０５のアンド回路に入力す
る事により、リセット信号がＬｏｗすなわちアクティブ
状態の時、Ｃ２はＬｏｗに固定され、２０６のＦＦのク
ロック端子ＣＫのクロックは停止する事になる。逆に２
０４のリセット信号がＨｉｇｎの時、２０６のＦＦのリ
セット信号は、非アクティブ状態となる。この２０４の
信号を２０５のアンド回路に入力する事により、Ｃ２は
クロックを供給できる状態となる。故に、２０６のＦＦ
のクロック端子ＣＫにはクロックが供給される事にな
る。
時、２０６のＦＦのリセット信号は、アクティブ状態と
なる。この２０４の信号を２０５のアンド回路に入力す
る事により、リセット信号がＬｏｗすなわちアクティブ
状態の時、Ｃ２はＬｏｗに固定され、２０６のＦＦのク
ロック端子ＣＫのクロックは停止する事になる。逆に２
０４のリセット信号がＨｉｇｎの時、２０６のＦＦのリ
セット信号は、非アクティブ状態となる。この２０４の
信号を２０５のアンド回路に入力する事により、Ｃ２は
クロックを供給できる状態となる。故に、２０６のＦＦ
のクロック端子ＣＫにはクロックが供給される事にな
る。
【００１７】図２（a）の回路構成により、２０６のＦ
Ｆのセット、リセットいずれの信号がアクティブ状態に
なった場合でも、２０６のＦＦのクロックは停止する事
になる。そして、図２（ｂ）のタイムチャートに示す動
作となる。従って、２０６のＦＦのセット、リセット信
号がアクティブ状態の時には、Ｃ２に接続しているＦＦ
内部の回路が停止し、電力を消費しない。
Ｆのセット、リセットいずれの信号がアクティブ状態に
なった場合でも、２０６のＦＦのクロックは停止する事
になる。そして、図２（ｂ）のタイムチャートに示す動
作となる。従って、２０６のＦＦのセット、リセット信
号がアクティブ状態の時には、Ｃ２に接続しているＦＦ
内部の回路が停止し、電力を消費しない。
【００１８】図３は、前記2つの実施例の回路を１つの
回路にした場合の実施例である。３０１は、３０９のＦ
Ｆの初期化を行う為のセット信号を示す。３０２は、デ
ータ信号を示す。３０３は、Ｄ２の初期状態を確定させ
る為のリセット（Ｒ１）信号を示す。３０４は、クロッ
ク信号を示す。３０５は、３０９のＦＦの初期化を行う
為のリセット信号を示す。３０６は、遅延回路を示す。
３０７は、データの変化点を検出するＥＸＯＲ回路を示
す。３０８は、３０４のクロック信号をスイッチングす
る為のアンド回路を示す。３０９は、セット、リセット
付きＦＦを示す。
回路にした場合の実施例である。３０１は、３０９のＦ
Ｆの初期化を行う為のセット信号を示す。３０２は、デ
ータ信号を示す。３０３は、Ｄ２の初期状態を確定させ
る為のリセット（Ｒ１）信号を示す。３０４は、クロッ
ク信号を示す。３０５は、３０９のＦＦの初期化を行う
為のリセット信号を示す。３０６は、遅延回路を示す。
３０７は、データの変化点を検出するＥＸＯＲ回路を示
す。３０８は、３０４のクロック信号をスイッチングす
る為のアンド回路を示す。３０９は、セット、リセット
付きＦＦを示す。
【００１９】図２の実施例と同様に、３０１のセットま
たは３０５のリセット端子が、Ｌｏｗでアクティブ状態
の時には、３０８のアンド回路にＬｏｗが入力され、Ｃ
１の信号がＬｏｗになり、３０９のＦＦのクロックは停
止する。逆に、３０１のセットまたは３０５のリセット
端子が、Ｈｉｇｎで非アクティブ状態の時には、３０８
のアンド回路にＨｉｇｎが入力され、Ｃ１にクロックが
出力される状態になる。また、３０２のデータ信号に変
化があった場合には、３０６の遅延回路と３０７のＥＸ
ＯＲ回路によって、図１の実施例の時と同様に、Ｄ２に
ＤとＤ１の信号のディレイ分だけＨｉｇｎが出力され、
Ｃ１にクロックが出力される状態となる。逆に、３０２
のデータ信号Ｄが変化しない場合には、データ信号Ｄと
Ｄ１の間の状態変化が無く、Ｄ２にＬｏｗが出力される
ため、Ｃ１信号はＬｏｗに固定され、３０９のＦＦのク
ロック端子ＣＫにクロック信号は供給されない。従っ
て、図３の回路構成により、３０９のセット、リセット
信号アクティブ時及びデータの非変化点において、３０
９のＦＦのクロック信号が停止し、消費電流の低減が図
れる。
たは３０５のリセット端子が、Ｌｏｗでアクティブ状態
の時には、３０８のアンド回路にＬｏｗが入力され、Ｃ
１の信号がＬｏｗになり、３０９のＦＦのクロックは停
止する。逆に、３０１のセットまたは３０５のリセット
端子が、Ｈｉｇｎで非アクティブ状態の時には、３０８
のアンド回路にＨｉｇｎが入力され、Ｃ１にクロックが
出力される状態になる。また、３０２のデータ信号に変
化があった場合には、３０６の遅延回路と３０７のＥＸ
ＯＲ回路によって、図１の実施例の時と同様に、Ｄ２に
ＤとＤ１の信号のディレイ分だけＨｉｇｎが出力され、
Ｃ１にクロックが出力される状態となる。逆に、３０２
のデータ信号Ｄが変化しない場合には、データ信号Ｄと
Ｄ１の間の状態変化が無く、Ｄ２にＬｏｗが出力される
ため、Ｃ１信号はＬｏｗに固定され、３０９のＦＦのク
ロック端子ＣＫにクロック信号は供給されない。従っ
て、図３の回路構成により、３０９のセット、リセット
信号アクティブ時及びデータの非変化点において、３０
９のＦＦのクロック信号が停止し、消費電流の低減が図
れる。
【００２０】
【発明の効果】以上述べたように、本発明の半導体装置
によれば、ある一定の同期信号（データ保持のトリガと
なる信号、クロック信号）によって、データを保持する
記憶回路において、データが変化しない時に、同期信号
を停止することによって、消費電力を低減するという効
果がある。
によれば、ある一定の同期信号（データ保持のトリガと
なる信号、クロック信号）によって、データを保持する
記憶回路において、データが変化しない時に、同期信号
を停止することによって、消費電力を低減するという効
果がある。
【００２１】また、記憶保持回路の初期化信号となるセ
ット、リセット信号のアクティブ時に、前記同期信号を
停止することによって、更に消費電力を低減するという
効果がある。
ット、リセット信号のアクティブ時に、前記同期信号を
停止することによって、更に消費電力を低減するという
効果がある。
【図１】本発明の一実施の形態を示す半導体装置の回路
図及び信号のタイミングを示す図。
図及び信号のタイミングを示す図。
【図２】本発明の一実施の形態を示す半導体装置の回路
図及び信号のタイミングを示す図。
図及び信号のタイミングを示す図。
【図３】本発明の一実施の形態を示す半導体装置の回路
図及び信号のタイミングを示す図。
図及び信号のタイミングを示す図。
【図４】従来の半導体装置の回路図及びタイミングを示
す図。
す図。
１０１ … データ信号 １０２ … 初期状態確定の為のリセット信号 １０３ … クロック信号 １０４ … 遅延回路 １０５ … イクスクルーシブオア回路 １０６ … アンド回路 １０７ … セットリセット付きフリップフロップ ２０１ … フリップフロップのセット信号 ２０２ … データ信号 ２０３ … クロック信号 ２０４ … フリップフロップのリセット信号 ２０５ … アンド信号 ２０６ … セットリセット付きフリップフロップ ３０１ … フリップフロップのセット信号 ３０２ … データ信号 ３０３ … 初期状態確定の為のリセット信号 ３０４ … クロック信号 ３０５ … フリップフロップのリセット信号 ３０６ … 遅延回路 ３０７ … イクスクルーシブオア回路 ３０８ … アンド信号 ３０９ … セットリセット付きフリップフロップ
Claims (3)
- 【請求項１】ある一定の同期信号によりデータを記憶か
つある信号によりデータが初期化される記憶保持回路に
おいて、データが変化しない状態の時には、前記記憶保
持回路の前段に設けられた回路により、同期信号（デー
タ記憶信号）を停止する事を特徴とする半導体装置。 - 【請求項２】ある一定の同期信号によりデータを記憶か
つある信号によりデータが初期化される記憶保持回路に
おいて、初期化信号がアクティブ状態の時、前記記憶保
持回路の前段に設けられた回路により、同期信号（デー
タ記憶信号）を停止する事を特徴とする半導体装置。 - 【請求項３】請求項１及び請求項２記載の両方の機能を
具備した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248767A JP2000077983A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248767A JP2000077983A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077983A true JP2000077983A (ja) | 2000-03-14 |
Family
ID=17183083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10248767A Withdrawn JP2000077983A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077983A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030010246A (ko) * | 2001-07-26 | 2003-02-05 | 주식회사 하이닉스반도체 | 디-플립 플롭 회로 |
| JP2006229826A (ja) * | 2005-02-21 | 2006-08-31 | Oki Electric Ind Co Ltd | デジタル回路装置、及び半導体装置 |
| US7529202B2 (en) | 2002-08-19 | 2009-05-05 | Nec Corporation | Communication data processing circuit |
| WO2011074050A1 (ja) | 2009-12-18 | 2011-06-23 | 富士通株式会社 | ラッチ回路及びクロック制御回路 |
| US10651828B2 (en) | 2016-10-31 | 2020-05-12 | Samsung Electronics Co., Ltd. | Flip-flop and semiconductor system including the same |
-
1998
- 1998-09-02 JP JP10248767A patent/JP2000077983A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030010246A (ko) * | 2001-07-26 | 2003-02-05 | 주식회사 하이닉스반도체 | 디-플립 플롭 회로 |
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| WO2011074050A1 (ja) | 2009-12-18 | 2011-06-23 | 富士通株式会社 | ラッチ回路及びクロック制御回路 |
| EP3244534A1 (en) | 2009-12-18 | 2017-11-15 | Fujitsu Limited | Latch circuit and clock control circuit |
| US10651828B2 (en) | 2016-10-31 | 2020-05-12 | Samsung Electronics Co., Ltd. | Flip-flop and semiconductor system including the same |
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