JP2005293482A - クロック制御装置とその制御方法 - Google Patents

Abstract

【課題】電源立ち上げ時及び電源立ち下げ時に不正なクロックパルスを出力せず、かつ電源立ち上げ後に速やかにクロックを出力する。
【解決手段】クロック制御装置は、非同期シリアル通信Ｉ／Ｆ部１１６、ＦＦ１１７、１１８、１１９と、ＦＦ１１９の出力信号Ｓ１１（クロック制御信号）とクロック信号Ｓ１とを入力して互いの論理積をとって制御クロック信号Ｓ１２を出力する論理積回路１２０とを有する。電源立ち上げ時に回路が動作可能な電圧以上になり且つ水晶発振子１００が安定に発振動作が行われる時点まではリセット信号Ｓ３によりＦＦ１１７をセットし且つＦＦ１１８、１１９をリセットする。電源立ち下げ時に、電源立ち下げに先立ち、ＦＦ１１７にＬｏｗレベルを書き込むことによりクロック信号Ｓ１の発振動作を停止させた後でリセット信号Ｓ３によりＦＦ１１８、１１９をリセットし、その後で電源を立ち下げる。
【選択図】 図１

Description

本発明は、半導体集積回路に関し、特にシステムのクロックマスターとなり、システムの動作クロックを出力する集積回路の構成と、電源立ち上げ時のクロック出力開始及び電源立ち下げ時のクロック出力停止の制御方法に関する。

クロックマスターとなる半導体集積回路は、水晶発振子などの発振回路からの発振クロックを波形整形したクロック信号を外部のシステムに供給することを主な機能としている。この場合のシステムは、クロックマスターが出力するクロック信号を基準として動作する。そのため、システムが正常にかつ速やかに機能するには、クロックマスターは、システムが許容可能な最小パルス幅を守った、グリッジが無いクロック出力を速やかに開始する必要がある。

図４は、従来例のクロック制御回路の構成を示す回路図である。

図４において、Ｓ２１はクロック入力信号、Ｓ２２はクロック制御入力信号である。２０１はクロック入力信号Ｓ２１を反転させるための論理否定回路であり、Ｓ２３は論理否定回路２０１によって反転された反転クロック信号である。２０２は反転クロック信号Ｓ２３をクロック端子に入力しその立ち上がりエッジで動作するフリップフロップ回路（データ端子Ｄ、クロック端子、出力端子Ｑを有する。）であり、クロック制御入力信号Ｓ２２を反転クロック信号Ｓ２３の立ち上がりエッジの動作タイミングで取り込み、その反転クロック信号Ｓ２３の立ち上がりに同期した同期化クロック制御信号Ｓ２４を出力する。２０３はクロック入力信号Ｓ２１を同期化クロック制御信号Ｓ２４に従って抑制する論理積回路であり、制御後のクロック信号Ｓ２５を出力する。

図５は、図４に示すクロック制御回路の動作を示すタイミング図である。図５に示すように、クロック制御信号Ｓ２２は、フリップフロップ２０２によって反転クロック信号Ｓ２３の立ち上がりに同期させられ、クロック入力信号Ｓ２２の立ち下がりに対して保持時間が保証された同期化クロック制御信号Ｓ２４となる。その結果、論理積回路２０３の出力、即ち制御後のクロック信号Ｓ２５に示すように、不正なパルスを生じない状態でクロックの出力と停止を制御することができる。

図６は、図５に示すクロック制御回路を、クロックマスターとなる半導体集積回路で使用した場合の構成例を示した図である。図６において、２１１は水晶発振子であり、２１２と２１３は水晶発振回路とクロックバッファを構成する論理否定回路であり、２１４はクロック制御入力信号Ｓ２１をバッファするバッファ回路である。２１５、２１６、２１７は半導体集積回路の端子（クロック制御入力信号２０２の入力端子２１５、水晶発振子の両端子に接続される入力端子２１６、２１７）を示す。その他の構成は図４と同様である。

図７は、図６に示すクロックマスターとなる半導体集積回路の動作を電源の立ち上げ時から示したタイミング図である。図７において、ＶＤＤは、半導体集積回路の電源電圧の立ち上がりを示した波形である。Ｔ１は、電源電圧ＶＤＤが立ち上がってから安定動作に十分な電圧に達するまでの領域（期間）を示す。Ｔ２は、電源電圧が十分な電圧である領域（期間）を示している。水晶発振子２１１は、電源電圧ＶＤＤが立ち上がるに連れて発振を開始し十分な電源電圧ＶＤＤが得られ安定に必要時間が経過した後、安定した動作周波数で発振を開始する。図７の領域Ｔ１では、水晶発振子２１１は、不安定な発振動作を行うため、フリップフロップ回路２１４の出力は不定状態となり、その為に電源立ち上げの期間Ｔ１では不正なパルスをクロックとして出力してしまう可能性がある。

図８は、図６に示すクロックマスターとなる半導体集積回路で問題となる、電源立ち上げ時の不正なパルス出力を抑制するためにフリップフロップ２０２に非同期リセット端子Ｒを設け、リセット入力端子２１８から制御を行う形式とした場合の構成を示している。なお、２１９は、リセット入力信号Ｓ２６をバッファするためのバッファ回路である。その他の構成は図６と同様である。

図９は、図８に示す回路の動作を示したタイミング図で、リセット入力端子２１８からクロック入力信号Ｓ２６の波形が図７に対して追加されている。図９に示すように、電源立ち上げ時には、リセット入力端子２２０からのクロック入力信号Ｓ２６によりフリップフロップ２０２がリセットされているため、不正なクロック出力が抑制されている。
特開２００２−１３２３７５号公報

しかし、図８に示す従来回路では、クロックを出力するためにはクロック制御入力にＨｉｇｈを入力し無ければならず、リセット解除後、システムを動作させるためのクロック出力が得られず、システムの起動時間に悪影響を与えることになる。

また、前述した従来回路では、電源立ち上げ時の不正なクロックパルス出力は、システム動作の不安定を引き起こし、システムの信頼性と寿命に対して悪影響を及ぼす可能性が有る。そのため、いかなる状況においても不正なクロックパルスを出力することの無くシステムの起動に悪影響を与えずに速やかにクロック出力を行うことが可能なクロックマスターとなる半導体集積回路の開発が望まれている。

本発明は、上記の問題に鑑みてなされたものであり、電源立ち上げ時及び電源立ち下げ時に不正なクロックパルスを出力せず、かつ電源立ち上げ後に速やかにクロックを出力可能なクロック制御装置とその制御方法を提供するものである。

本発明に係るクロック制御装置は、発振子に接続され、前記発振子の発振信号をクロック信号として動作する回路のクロック制御装置において、第１及び第２の論理レベルをもつクロック制御信号が書き込まれ、且つ、リセット信号によりセットされる第１の記憶素子と、前記クロック信号に同期して前記第１の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第２の記憶素子と、前記クロック信号に同期して前記第２の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第３の記憶素子と、前記第３の記憶素子のクロック制御信号と前記クロック信号とを入力して互いの論理積をとることにより、前記クロック制御信号が前記第１の論理レベルのときに前記クロック信号の発振動作を停止させると共に前記第２の論理レベルのときに前記クロック信号の発振動作を行なわせるよう前記クロック信号の出力を制御する論理積回路とを有し、前記回路の電源立ち上げ時に、その回路が動作可能な電圧以上になり且つ前記発振子が安定に発振動作が行われる時点までは、前記リセット信号により前記第１の記憶素子をセットし且つ前記第２の記憶素子及び前記第３の記憶素子をそれぞれリセットすると共に、前記回路の電源立ち下げ時に、その電源立ち下げに先立ち、前記第１の記憶素子に前記クロック制御信号の第１の論理レベルを書き込むことにより前記クロック信号の発振動作を停止させた後で前記リセット信号により前記第２の記憶素子及び前記第３の記憶素子をそれぞれリセットし、その後で前記回路の電源を立ち下げることを特徴とする。

本発明に係るクロック制御装置において、前記リセット信号が第１の論理レベルのときに初期化状態となり且つ第２の論理レベルのときに初期化解除状態となってもよい。前記第１の記憶素子は、前記クロック信号と非同期に前記クロック制御信号が書き込まれてもよい。前記第１の記憶素子に前記クロック制御信号を書き込む非同期シリアル通信インターフェース部をさらに備えてもよい。また、前記第１〜第３の記憶素子は、フリップフロップ回路で構成されてもよい。さらに、前記第１の論理レベルはＬｏｗレベル、前記第２の論理レベルはＨｉｇｈレベルであってもよい。

本発明に係るクロック制御方法は、発振子に接続され、前記発振子の発振信号をクロック信号として動作する回路のクロック制御装置のクロック制御方法において、前記クロック制御装置が、第１及び第２の論理レベルをもつクロック制御信号が書き込まれ、且つ、リセット信号によりセットされる第１の記憶素子と、前記クロック信号に同期して前記第１の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第２の記憶素子と、前記クロック信号に同期して前記第２の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第３の記憶素子と、前記第３の記憶素子のクロック制御信号と前記クロック信号とを入力して互いの論理積をとることにより、前記クロック制御信号が前記第１の論理レベルのときに前記クロック信号の発振動作を停止させると共に前記第２の論理レベルのときに前記クロック信号の発振動作を行なわせるよう前記クロック信号の出力を制御する論理積回路とを有し、前記回路の電源立ち上げ時に、その回路が動作可能な電圧以上になり且つ前記発振子が安定に発振動作が行われる時点までは、前記リセット信号により前記第１の記憶素子をセットし且つ前記第２の記憶素子及び前記第３の記憶素子をそれぞれリセットすると共に、前記回路の電源立ち下げ時に、その電源立ち下げに先立ち、前記第１の記憶素子に前記クロック制御信号の第１の論理レベルを書き込むことにより前記クロック信号の発振動作を停止させた後で前記リセット信号により前記第２の記憶素子及び前記第３の記憶素子をそれぞれリセットし、その後で前記回路の電源を立ち下げることを特徴とする。

また、本発明に係る半導体集積回路は、上記いずれかに記載のクロック制御装置を備えたことを特徴とする。

本発明によれば、上記のように電源立ち上げと電源立ち下げの制御シーケンスを取ることにより、不正なパルス出力を抑制し、安定したクロックパルスを出力する、クロックマスターとなる半導体集積回路が実現可能となり、システムの安定動作を保証することが可能になる。

次に、本発明に係るクロック制御装置とそのクロック制御方法を実施するための最良の形態について図面を参照して詳細に説明する。

本形態のクロック制御装置（「クロック制御回路」、「クロック生成回路」、「クロックマスター回路」とも呼ぶ）は、発振子の発振信号をクロック信号として動作する回路、例えばデジタルカメラのセンサ駆動回路等に適用されるものである。

図１は、本実施例のクロック制御装置の構成を示す回路図である。

図１において、１００は水晶発振子、１０１、１０２は水晶発振子１００の両電極端子に接続される接続端子、１０３、１０４は水晶発振子１００と共に水晶発振回路とそのクロックバッファを構成し、水晶発振子１００からのクロック信号Ｓ１を出力する論理否定回路、１０５はそのクロック信号Ｓ１の論理レベル（Ｌｏｗ／Ｈｉｇｈレベル）を反転して反転クロック信号Ｓ２を出力する論理否定回路である。

また、１０６は、図示しないホスト側の制御部から出力されるリセット信号Ｓ３を入力するリセット信号入力端子、１０７は入力されたリセット信号Ｓ３をバッファするバッファ回路である。

また、１１０は、図示しないホスト側の制御部から出力される非同期シリアル通信用のクロック信号Ｓ４を入力するクロック信号入力端子、１１１は、図示しないホスト側の制御部から出力される非同期シリアル通信用のチップイネーブル（チップセレクト）信号Ｓ５を入力するチップイネーブル信号入力端子、１１２は、図示しないホスト側の制御部から出力される非同期シリアル通信用のデータ信号Ｓ６を入力するデータ信号入力端子である。また、１１３はクロック信号Ｓ４をバッファするバッファ回路、１１４はチップイネーブル信号Ｓ５をバッファするバッファ回路、１１５はデータ信号Ｓ６をバッファするバッファ回路、１１６は各バッファ回路１１３〜１１５に接続される非同期シリアル通信インタフェース（Ｉ／Ｆ）部である。Ｓ７、Ｓ８は、非同期シリアル通信Ｉ／Ｆ部１１６の出力信号であるデータ信号及びレジスタ書き込み制御信号をそれぞれ示す。

また、１１７は、クロック出力の制御（発振及び停止）に関わる情報が書き込まれるレジスタ（クロック出力停止レジスタ）として機能するフリップフロップ（ＦＦ）回路（第１の記憶素子）であり、非同期シリアル通信Ｉ／Ｆ部１１６からの非同期シリアル通信によるデータ信号Ｓ７をクロック制御信号として入力するデータ端子Ｄと、非同期シリアル通信Ｉ／Ｆ部１１６からの非同期シリアル通信によるレジスタ書き込み制御信号Ｓ８を入力するクロック端子と、入力されたレジスタ書き込み制御信号Ｓ８のクロックに同期して、入力されたデータ信号Ｓ７、即ちクロック制御信号の論理レベルを保持し次のクロックでその論理レベルを出力する出力端子Ｑと、ＦＦ１１７の動作をクロック信号Ｓ１とは非同期にセットするための負論理（Ｌｏｗレベルのときにセットする）のリセット信号Ｓ３を入力する非同期セット入力端子Ｓとを有する。Ｓ９は、ＦＦ１１７の出力信号（クロック制御信号）である。

また、１１８は、ＦＦ１１７に接続されるフリップフロップ（ＦＦ）回路（第２の記憶素子）であり、入力された反転クロック信号Ｓ２に同期して動作する。このＦＦ１１８は、ＦＦ１１７の出力信号Ｓ９を受け取るデータ端子Ｄと、反転クロック信号Ｓ２を入力するクロック端子と、入力された反転クロック信号Ｓ２の立ち上がり（クロック信号Ｓ１の立ち上がり）に同期して、入力されたＦＦ１１７の出力信号Ｓ９の論理レベルを保持し次の反転クロック信号Ｓ２の立ち上がりでその論理レベルを出力する出力端子Ｑと、ＦＦ１１８の動作をクロック信号Ｓ１とは非同期にリセットするための負論理（Ｌｏｗレベルのときにリセットする）のリセット信号Ｓ３を入力する非同期リセット端子Ｒとを有する。Ｓ１０は、ＦＦ１１８の出力信号（クロック制御信号）である。

また、１１９は、ＦＦ１１８に縦続接続されるフリップフロップ（ＦＦ）回路（第３の記憶素子）であり、入力された反転クロック信号Ｓ２に同期して動作する。このＦＦ１１９は、ＦＦ１１８の出力信号Ｓ１０を受け取るデータ端子Ｄと、反転クロック信号Ｓ２を入力するクロック端子と、入力された反転クロック信号Ｓ２の立ち上がり（クロック信号Ｓ１の立ち下り）に同期して、入力されたＦＦ１１８の論理レベルを保持し次の反転クロック信号Ｓ２の立ち下がりでその論理レベルを出力する出力端子Ｑと、ＦＦ１１９の動作をクロック信号Ｓ１とは非同期にリセットするための負論理（Ｌｏｗレベルのときにリセットする）のリセット信号Ｓ３を入力する非同期リセット端子Ｒとを有する。Ｓ１１は、ＦＦ１１９の出力信号（クロック制御信号）であり、クロック出力を制御する。

上記のようにＦＦ１１８、１１９は、ＦＦ１１７の出力側でダブルラッチ構成を成し、非同期シリアル通信によりクロック制御信号の論理レベルの値が書き込まれるＦＦ１１７の出力から、メタステーブル状態の伝播を防ぎながらデータを取り込む構成になっている。ここで、ＦＦ１１７の非同期セット入力端子Ｓ、ＦＦ１１８の非同期リセット入力端子Ｒ、ＦＦ１１９の非同期リセット入力端子Ｒには、同一のリセット信号Ｓ３がそれぞれ並列に入力される。

また、１２０はクロック制御信号Ｓ２０によりクロック信号Ｓ１の発振動作の開始及び停止を制御し出力するための論理積回路である。Ｓ１２は、論理積回路１２０の出力で、発振と停止が制御された制御後のクロック信号である。この制御後のクロック信号Ｓ１２が図示しないシステム（装置）を成す回路にそのクロック信号として供給される。

図２は、図１に示すクロック制御回路の動作を示すタイミング図である。本実施例では、リセット信号Ｓ３、非同期シリアル通信用のクロック信号Ｓ４、チップイネーブル信号Ｓ５、データ信号Ｓ６は、図示しないホスト側の制御部によって、それぞれの動作タイミングが制御されるものとする。

図２において、ＶＤＤは半導体集積回路の電源電圧を示す波形である。

ここで、非同期シリアル通信に関わる通信のトランザクションについて簡単に説明する。

図３は、非同期シリアル通信の単純なタイミング例である。図３中のＳ４〜Ｓ６は図１中のクロック信号Ｓ４、チップイネーブル信号Ｓ５、及びデータ信号Ｓ６にそれぞれ対応する。図３において、非同期シリアル通信Ｉ／Ｆ部１１６への各入力信号Ｓ４〜Ｓ６によって、次段のクロック出力停止レジスタであるＦＦ１１７への論理レベル（Ｌｏｗ／Ｈｉｇｈレベル）の書き込みが制御される。即ち、図３に示す領域（期間）Ｔ２（Ｓ５：Ｌｏｗ、Ｓ６：Ｌｏｗ）では、ＦＦ１１７へのＬｏｗレベルの書き込みが、また図３に示す領域（期間）Ｔ３（Ｓ５：Ｌｏｗ、Ｓ６：Ｈｉｇｈ）では、ＦＦ１１７へのＨｉｇｈレベルの書き込みがそれぞれ行われる。

図２中の電源電圧ＶＤＤが立ち上がると共に、図１の水晶発振子１００が発振を開始する。図２は電源電圧ＶＤＤの立ち上がりに伴い水晶発振子１００が発振を開始する状況を示し、電源起動時から時刻ｔ１までの領域（期間）Ｔ１では水晶発振子１００による発振が不安定であることを示している。

本実施例においては、電源の立ち上げに際し、リセット信号Ｓ３の論理レベルをＬｏｗレベルに固定し水晶発振子１００の発振動作が十分に安定した後にリセット信号Ｓ３の論理レベルをＨｉｇｈレベルにしてリセットを解除するシーケンスを取る。

即ち、電源起動時には、リセット信号Ｓ３の論理レベルがＬｏｗレベルであるため、同期化クロック制御信号となるＦＦ１１９の出力信号Ｓ１１の論理レベルは、Ｌｏｗレベルのままで、クロック出力が禁止され、制御後のクロック信号Ｓ１２はＬｏｗレベル、即ち発振動作は停止した状態となる。

その後、時刻ｔ１で電源電圧ＶＤＤが十分な電圧となり、時刻ｔ２で水晶発振子１００の発振が安定した時点で、リセット信号Ｓ３の論理レベルをＨｉｇｈレベルとして、ＦＦ１１８、Ｆ１１９のリセットを解除する。

この時点でリセットが解除されたことにより、図１のＦＦ１１８は、反転クロック信号Ｓ２の立ち上がりエッジでＦＦ１１７の出力信号Ｓ９の論理レベル、即ちＨｉｇｈレベルを取り込んで保持し、そのＨｉｇｈレベルを出力信号Ｓ１０としてＦＦ１１９に出力する。これにより、ＦＦ１１９は、反転クロック信号Ｓ２のその次の立ち上がりでＦＦ１１８の出力信号Ｓ１０の論理レベル、即ちＨｉｇｈレベルを取り込んで保持し、そのＨｉｇｈレベルをクロック制御信号Ｓ１１として出力する。

このようにＦＦ１１８、１１９が縦続接続されているため、リセット解除とクロックの立ち上がりが非同期であることにより生じるメタステーブル状態の伝播を防ぎ、安定してクロック制御信号Ｓ１１が駆動され、そのクロック制御信号Ｓ１１の論理レベルがＨｉｇｈレベルの期間、論理積回路１２０の出力である制御後のクロック信号Ｓ１２の発振動作が継続して行われる。

一方、電源立ち下げ時には、それに先立つ時点、即ち時刻ｔ３で、図３に示す非同期シリアル通信Ｉ／Ｆ部１１６の非同期シリアル通信トランザクションを用いて、クロック出力停止レジスタであるＦＦ１１７にＬｏｗレベルを書き込むための各信号Ｓ４〜Ｓ６を送り、これら各信号Ｓ４〜Ｓ６の関係で決まる各信号Ｓ７、Ｓ８をＦＦ１１７に出力する。

これにより、ＦＦ１１７には、反転クロック信号Ｓ２の立ち上がりに同期して、Ｌｏｗレベルが書き込まれて保持され、そのＬｏｗレベルがＦＦ１１７の出力信号Ｓ９として次段のＦＦ１１８に伝播される。次いで、ＦＦ１１８には、反転クロック信号Ｓ２の次の立ち上がりに同期して、ＦＦ１１７の論理レベル、即ちＬｏｗレベルが書き込まれて保持され、そのＬｏｗレベルがＦＦ１１８の出力信号Ｓ１０として次段のＦＦ１１９に伝播される。

これにより、ＦＦ１１９には、反転クロック信号Ｓ２のさらに次の立ち上がりに同期して、ＦＦ１１８の論理レベル、即ちＬｏｗレベルが書き込まれて保持され、そのＬｏｗレベルがＦＦ１１９の出力信号Ｓ１０、即ちクロック制御信号として論理積回路１２０に入力される。その結果、論理積回路１２０の出力である制御後のクロック信号Ｓ１２はＬｏｗレベルになり、これによりクロック出力の発振動作が停止する。その後の時刻ｔ４で、図１のリセット入力端子１０６のリセット信号Ｓ３の論理レベルをＬｏｗレベルとすることで、電源を落とす準備が完了する。

従って、本実施例によれば、セット付きのＦＦ１１７と、リセット付きのダブルラッチ構成のＦＦ１１８、１１９を備え、リセットとセットをかけながら電源を立ち上げ、電源立ち上げ後のリセット解除後に速やかにクロック生成が行われると共に、電源立ち下げに先立ってクロックの停止処理を行って、その後に電源を立ち上げるように、リセット回路と電源立ち上げと電源遮断時における手順を制御したため、不正なクロックパルス出力を抑制したクロックマスターとなる半導体集積回路、即ちクロック制御装置を提供することができる。

なお、上記実施例では、非同期シリアル通信Ｉ／Ｆ部１１６を介してＦＦ１１７へのＬｏｗ／Ｈｉｇｈレベルのデータ書き込みを制御しているが、これと同様のデータ書き込みが可能であれば、非同期シリアル通信Ｉ／Ｆ部１１６以外の回路構成を適用してもよい。

本発明は、発振子の発振信号をクロック信号として動作する回路、装置、システムのクロックマスターとなる半導体集積回路であれば、いずれでも応用でき、例えばデジタルカメラのセンサ駆動回路等に適用できる。

本発明の実施例に係るクロック制御装置の構成を示す回路図である。 図１に示すクロック制御装置の動作を説明するタイミング図である。 非同期シリアル通信の動作を示す簡単なタイミング図である。 従来例のクロック制御回路の構成を示す回路図である。 図４に示すクロック制御回路の動作を説明するタイミング図である。 図３に示すクロック制御回路をクロックマスター回路（半導体集積回路）として適用した場合の構成を示す回路図である。 図６に示すクロックマスター回路の動作を説明するタイミング図である。 図６に示すクロックマスター回路の電源立ち上げ時に生じる不正なクロックを抑制した場合の構成を示す回路図である。 図８に示すクロックマスター回路の動作を説明するタイミング図である。

符号の説明

１００ 水晶発振子
１０１、１０２ 水晶発振子用接続端子
１０３、１０４、１０５ 論理否定回路
１０６ リセット信号入力端子
１０７ バッファ回路
１１０ 非同期シリアル通信用のクロック入力端子
１１１ 非同期シリアル通信用のチップイネーブル信号入力端子
１１２ 非同期シリアル通信用のデータ信号入力端子
１１３、１１４、１１５ バッファ回路
１１６ 非同期シリアル通信インターフェース（Ｉ／Ｆ）部
１１７ 非同期セット入力端子を有するフリップフロップ回路（ＦＦ）
１１８、１１９ 非同期リセット端子を有するフリップフロップ回路（ＦＦ）
１２０ 論理積回路

Claims (8)

1. 発振子に接続され、前記発振子の発振信号をクロック信号として動作する回路のクロック制御装置において、
   第１及び第２の論理レベルをもつクロック制御信号が書き込まれ、且つ、リセット信号によりセットされる第１の記憶素子と、
   前記クロック信号に同期して前記第１の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第２の記憶素子と、
   前記クロック信号に同期して前記第２の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第３の記憶素子と、
   前記第３の記憶素子のクロック制御信号と前記クロック信号とを入力して互いの論理積をとることにより、前記クロック制御信号が前記第１の論理レベルのときに前記クロック信号の発振動作を停止させると共に前記第２の論理レベルのときに前記クロック信号の発振動作を行なわせるよう前記クロック信号の出力を制御する論理積回路とを有し、
   前記回路の電源立ち上げ時に、その回路が動作可能な電圧以上になり且つ前記発振子が安定に発振動作が行われる時点までは、前記リセット信号により前記第１の記憶素子をセットし且つ前記第２の記憶素子及び前記第３の記憶素子をそれぞれリセットすると共に、前記回路の電源立ち下げ時に、その電源立ち下げに先立ち、前記第１の記憶素子に前記クロック制御信号の第１の論理レベルを書き込むことにより前記クロック信号の発振動作を停止させた後で前記リセット信号により前記第２の記憶素子及び前記第３の記憶素子をそれぞれリセットし、その後で前記回路の電源を立ち下げることを特徴とするクロック制御装置。
2. 前記リセット信号が第１の論理レベルのときに初期化状態となり且つ第２の論理レベルのときに初期化解除状態となることを特徴とする請求項１に記載のクロック制御装置。
3. 前記第１の記憶素子は、前記クロック信号と非同期に前記クロック制御信号が書き込まれることを特徴とする請求項１又は２に記載のクロック制御装置。
4. 前記第１の記憶素子に前記クロック制御信号を書き込む非同期シリアル通信インターフェース部をさらに備えたことを特徴とする請求項１乃至３のいずれか１項に記載のクロック制御装置。
5. 前記第１〜第３の記憶素子は、フリップフロップ回路で構成されることを特徴とする請求項１乃至４のいずれか１項に記載のクロック制御装置。
6. 前記第１の論理レベルはＬｏｗレベル、前記第２の論理レベルはＨｉｇｈレベルであることを特徴とする請求項１乃至５のいずれか１項に記載のクロック制御装置。
7. 発振子に接続され、前記発振子の発振信号をクロック信号として動作する回路のクロック制御装置のクロック制御方法において、
   前記クロック制御装置が、
   第１及び第２の論理レベルをもつクロック制御信号が書き込まれ、且つ、リセット信号によりセットされる第１の記憶素子と、
   前記クロック信号に同期して前記第１の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第２の記憶素子と、
   前記クロック信号に同期して前記第２の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第３の記憶素子と、
   前記第３の記憶素子のクロック制御信号と前記クロック信号とを入力して互いの論理積をとることにより、前記クロック制御信号が前記第１の論理レベルのときに前記クロック信号の発振動作を停止させると共に前記第２の論理レベルのときに前記クロック信号の発振動作を行なわせるよう前記クロック信号の出力を制御する論理積回路とを有し、
   前記回路の電源立ち上げ時に、その回路が動作可能な電圧以上になり且つ前記発振子が安定に発振動作が行われる時点までは、前記リセット信号により前記第１の記憶素子をセットし且つ前記第２の記憶素子及び前記第３の記憶素子をそれぞれリセットすると共に、前記回路の電源立ち下げ時に、その電源立ち下げに先立ち、前記第１の記憶素子に前記クロック制御信号の第１の論理レベルを書き込むことにより前記クロック信号の発振動作を停止させた後で前記リセット信号により前記第２の記憶素子及び前記第３の記憶素子をそれぞれリセットし、その後で前記回路の電源を立ち下げることを特徴とするクロック制御方法。
8. 請求項１乃至６のいずれか１項に記載のクロック制御装置を備えたことを特徴とする半導体集積回路。