JP3727670B2

JP3727670B2 - マイクロコントローラ

Info

Publication number: JP3727670B2
Application number: JP09215794A
Authority: JP
Inventors: 雅人三橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-04-28
Filing date: 1994-04-28
Publication date: 2005-12-14
Anticipated expiration: 2020-12-14
Also published as: JPH07295955A; US5617310A; KR0148528B1; KR950029927A

Description

【０００１】
【産業上の利用分野】
本発明はマイクロコントローラに関し、特に電子機器に組み込まれるマイクロコントローラに関する。
【０００２】
近年では電子機器の高機能化がめざましく、さまざまな機器に組込用マイクロコントローラが使用されている。そのため組み込まれるマイクロコントローラ側にも色々な動作モードに対応する必要が生じており、そのモードごとの動作チェックも不可欠となっている。また携帯機器等への組込みも活発であるため、低消費電力化のために不必要な時には内部動作を停止するような機能を持たせるものが多くなってきている。
【０００３】
【従来の技術】
図５，図６夫々は従来のマイクロコントローラの各例のブロック図を示す。図５において、クロック発振回路１０で生成されたクロック信号は内部クロック生成回路１１に供給され、ここで各種の内部クロック信号が生成されて論理演算回路１２に供給される。端子１５に外部より供給される所定期間“１”のリセット信号はリセット延長回路１６で所定時間延長されて論理演算回路１２に供給され、これをリセットする。
【０００４】
端子１７，１８，１９には動作モードを指示するモード信号が入来しラッチ回路２０，２１，２２夫々に供給される。ラッチ回路２０〜２２夫々は延長されたリセット信号が“１”のとき、アンド回路２３から内部クロック信号を供給されて端子１７〜１９夫々よりのモード信号をラッチする。端子１９のモード信号はノーマル動作／テスト動作を指示しており、ラッチ回路２２出力は論理演算回路１２に供給される。また、ラッチ回路２０〜２２出力は動作モード選択回路２４に供給されてデコードされ、動作モード選択回路２４出力により論理演算回路１２の内部動作が制御される。
【０００５】
図６においては、電源投入直後にクロック発振回路１０の動作が安定するのを待つために、発振安定待ちカウンタが設けられている。カウンタ２５は端子１５より“１”のリセット信号を供給されてリセットされた後、クロック発振回路１０の出力するクロック信号をカウントしてカウント値が所定値を越えるとリセット延長回路１６に設けられた起動フリップフロップ２６をセットする。このフリップフロップ２６のセットによりリセット延長回路１６が動作を開始し、リセット信号を延長して論理演算回路１２及びアンド回路２３に供給する。
【０００６】
【発明が解決しようとする課題】
図５，図６に示す従来回路では端子１７〜１９を動作モード設定専用に割当て、リセット時の端子１７〜１９夫々の信号レベルによって動作モードを選択している。この場合、マイクロコントローラチップの外部端子数は実装の面から制限されているため、できるだけ少なくしなければならない。しかし、動作モードの設定の容易さ、つまり試験の容易さは直接外部端子から設定できる項目が多いほど簡単になるため、どうしても動作モード設定用の端子数が多くなるという問題があった。
【０００７】
また、図６に示す従来回路では発振安定待ちカウンタ２５及びフリップフロップ２６を設けているために、リセットして動作モードをテストモードに切換えた場合もカウンタ２５による所定時間は試験を行うことができず、この待ち時間があるために試験時間が増大するという問題があった。
【０００８】
本発明は上記の点に鑑みなされたもので、試験時における発振安定待ちをなくし試験時間を短縮することができ、また、外部端子が増加することなく動作モード設定用のモード信号のビット数を増加できるマイクロコントローラを提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の発明は、クロック信号を生成するクロック発振回路と、
上記クロック信号から得られる内部クロック信号を供給されて動作する論理演算回路と、
起動された後に外部端子より供給されるリセット信号を所定時間延長して上記論理演算回路に供給するリセット延長回路と、
外部端子より供給されるモード信号を上記リセット延長回路がリセット信号を出力する期間にラッチする第１のラッチ回路と、
上記第１のラッチ回路のモード信号に応じて上記論理演算回路の動作モードを切換える動作モード選択回路とを有するマイクロコントローラであって、
外部端子より供給されるモード信号が通常モードを指示する場合は、上記外部端子よりリセット信号が供給された後、上記クロック信号をカウントしたカウント値が所定値となった後に上記リセット延長回路を起動するとともに、上記外部端子より供給されるモード信号がテスト動作モードを指示する場合は、上記カウント値が所定値となるのを待たずに上記リセット延長回路を起動する発振安定待ち回路と、
上記外部端子より供給されるモード信号を上記外部端子からリセット延長回路にリセット信号が供給される期間にラッチする第２のラッチ回路とを有し、
上記動作モード選択回路で上記第１及び第２のラッチ回路の両方のモード信号に応じて上記論理演算回路の動作モードを切換える。
【００１１】
【作用】
請求項１記載の発明においては、動作モードが通常モードである場合は、外部端子よりリセット信号が供給された後、クロック信号をカウントして所定時間後にリセット延長回路を起動するとともに、動作モードがテスト動作モードである場合は、所定時間待たずに上記リセット延長回路を起動するため、テスト動作モード時には発振安定待ち回路による待ち期間の設定が無効化されるため、待ち時間なく試験を行うことができ、試験時間を短縮できると共に、動作モード選択回路で第１及び第２のラッチ回路のモード信号に応じて上記論理演算回路の動作モードを切換えるため、単一の外部端子で２ビットのモード信号を入力でき、外部端子数の増加なくモード信号のビット数を増加できる。
【００１３】
【実施例】
図１は本発明のマイクロコントローラの一実施例のブロック図を示す。同図中、クロック発振回路３０で生成されたクロック信号は内部クロック生成回路３１に供給され、ここで各種の内部クロック信号が生成されて論理演算回路３２に供給される。端子３５に外部より供給される所定期間“１”のリセット信号はリセット延長回路３６で所定時間延長されて論理演算回路３２に供給され、これをリセットする。なお、リセット信号の“１”の期間よりもリセット延長回路３６の延長時間が長く設定されている。
【００１４】
端子３７，３８，３９には動作モードを指示するモード信号が入来しラッチ回路２４，４１，４２夫々に供給され、また端子３９のモード信号はラッチ回路４６にも供給される。ラッチ回路４０〜４２夫々はリセット回路３６で延長されたリセット信号が“１”となったとき、アンド回路４３を通して内部クロック信号を供給されて端子３７〜３９夫々よりのモード信号をラッチする。また、ラッチ回路４６は端子３５から入来するリセット信号が“１”となったときアンド回路４５を通して内部クロック信号を供給されて端子３９よりのモード信号をラッチする。
【００１５】
ラッチ回路４６でラッチされたモード信号はノーマル動作／テスト動作を指示する信号として論理演算回路３２に供給されると共に、動作モード選択回路４４に供給される。またラッチ回路４０〜４２夫々でラッチされたモード信号は動作モード選択回路４４に供給される。動作モード選択回路４４はこのモード信号をデコードして制御信号を生成し論理演算回路３２に供給する。これによって論理演算回路３２の内部動作が制御される。
【００１６】
ここで、このマイクロコントローラの試験を行う場合、端子３９にテスト動作を指示する。例えば“１”のモード信号を供給した状態で、端子３５に所定期間“１”のリセット信号を供給する。このリセット信号が“１”となると、アンド回路４５を通してラッチ回路４６に内部クロック信号が供給され、上記“１”のモード信号がラッチ回路４６にラッチされる。
【００１７】
この後“１”のリセット信号がリセット延長回路３６で延長されている間に、端子３７〜３９夫々にどのような試験を行うかを指示するモード信号ＭＤ０〜ＭＤ２を供給する。リセット延長回路３６で延長されたリセット信号が“１”となると、アンド回路４３を通して内部クロック信号がラッチ回路４０〜４２夫々に供給され、上記モード信号ＭＤ０〜ＭＤ２がラッチ回路４０〜４２にラッチされる。
【００１８】
このようにラッチ回路４６と４０〜４２とのラッチタイミングに位相差を設けることにより端子３９から入力するモード信号を１ビット増加させることができる。つまり、外部端子数を増加させることなく、動作モード設定用のモード信号のビット数を増加することができ、試験を簡単に行うことができる。
【００１９】
なお、テスト動作時と同様にノーマル動作時においても、動作モードの設定を行うことができる。更に、端子３７，３８夫々についてもアンド回路４５出力でラッチするラッチ回路を追加し、端子３９にリセット信号が入来したタイミングでラッチしたモード信号を動作モード選択回路４４に供給して、更にモード信号のビット数を増加させても良い。
【００２０】
図２は本発明のマイクロコントローラの他の実施例のブロック図を示す。同図中、図１と同一部分には同一符号を付し、その説明を省略する。図２において、発振安定待ちカウンタ５０は端子３５より“１”のリセット信号を供給されるとカウント値をリセットし、その後クロック発振回路３０よりのクロック信号をカウントして、カウント値が所定値となってクロック発振回路３０の動作が安定すると“１”のセット信号を出力する。
【００２１】
このセット信号はオア回路５１を通してリセット延長回路３６に設けられた起動フリップフロップ５２に供給され、フリップフロップ５２をセットする。リセット延長回路３６はフリップフロップ５２がセットされているときのみ端子３５から供給されるリセット信号の延長動作を行う。このため、ノーマル動作モードではリセット延長回路３６はクロック発振回路３０の動作が安定した後で端子３５より入来するリセット信号を遅延して論理演算回路３２に供給する。
【００２２】
また、端子３９にはノーマル動作を“０”でテスト動作を“１”で指示するモード信号が入来し、ラッチ回路４２及びオア回路５１に供給される。このため、テスト動作モードではリセット信号によりリセットされた発振安定待ちカウンタ５０が“１”のセット信号を発生する前に、上記テスト動作を指示する“１”のモード信号がオア回路５１から起動フリップフロップ５２に供給されて、これをセットしリセット延長回路３６が作動する。このリセット延長回路３６から“１”のリセット信号が出力されるとアンド回路４３を通してラッチ回路４０〜４２に内部クロック信号が供給され、ラッチ回路４０〜４２に端子３７〜３９よりのモード信号ＭＤ０〜ＭＤ２がラッチされる。ラッチ回路４２にラッチされたモード信号ＭＤ２は論理演算回路３２に供給されて、これをテスト動作モードにすると共に、動作モード選択回路４４に供給される。
【００２３】
図３は図２の要部の回路図を示す。同図中、端子６０は端子３５に対応し、リセット信号を反転した図４（Ｄ）に示す信号ＥＲＳＸが供給され、端子６１には図４（Ａ）に示す内部クロックＭＣＬＫ２Ｘが供給される。信号ＥＲＳＸはノイズ除去回路６２でノイズを除去された後、オア回路６４及びナンド回路６５等を通し、図４（Ｅ）に示す信号ＳＰＲＥＳＥＴとされ、更にノア回路６７を通して図４（Ｆ）に示す信号ＩＮＩＴＷＤＯＧとされる。この信号ＩＮＩＴＷＤＯＧは端子６９から起動フリップフロップ５２に対応するフリップフロップ７１にセット信号として供給されると共に、図３には示されていない発振安定待ちカウンタ５０に供給される。
【００２４】
発振安定待ちカウンタ５０は信号ＩＮＩＴＷＤＯＧの立上りからクロック信号のカウントを開始し、カウント値が所定値を越えたとき立上る図４（Ｇ）に示すＯＳＣＲＤＹを生成して端子７３からアンド回路７５を通してフリップフロップ７１のリセット端子に供給する。
【００２５】
また、端子７６は図２の端子３９に対応し、図４（Ｊ）に示す“１”でテスト動作モードを指示するモード信号ＭＤ２が供給される。この信号ＭＤ２はノイズ除去回路６２内のオア回路６３に供給されると共にインバータ７８で反転されてアンド回路７５及びオア回路６４に供給される。ノイズ除去回路６２はオア回路６３を設けることにより信号ＭＤ２が“１”のときは遅延回路８０及びナンド回路８１による信号ＥＲＳＸのエッジのノイズ除去を停止させる。また、オア回路６４及びナンド回路６５は信号ＭＤ２が“０”のとき信号ＳＰＲＥＳＥＴが“１”とならないようにしている。なお、この信号ＳＰＲＥＳＥＴは電源投入等に用いられる。
【００２６】
アンド回路７５は負論理で動作しており、図２のオア回路５１に対応する。このため、信号ＭＤ２が“１”のときは信号ＯＳＣＲＤＹが“１”でなくてもフリップフロップ７１がリセットされ、フリップフロップ７１出力は図４（Ｈ）に示す如く信号ＩＮＩＴＷＯＤＧの立下りによって立上り、これによってリセット延長回路８２が起動される。リセット延長回路８２は図２のりセット延長回路３６に対応しており、フリップフロップ８３，８４，８５，８６で構成されている。フリップフロップ８５，８６には信号変化同期化のため、図４（Ｂ），（Ｃ）に示す内部クロックＫＢ，ＫＡが供給されている。リセット延長回路８２は信号ＩＮＩＴＷＤＯＧの立上りによって端子８７より出力するリセット信号ＲＳＴを図４（Ｄ）に示す如く“１”とし、図４（Ｈ）が“１”となった後、内部クロックＫＢを４クロックだけカウントした後、クロックＫＡの立上り時点でリセット信号ＲＳＴを“０”とする。このリセット信号が論理演算回路３２に供給される。
このように、ノーマル動作モードではクロック発振回路３０が安定動作するまで論理演算回路３２のリセットは待たされるが、テスト動作モードでは発振安定待ちカウンタ５０がセット信号を発生するのを待つことなく論理演算回路３２をリセットして試験を行うことができ、試験時間を短縮することができる。
【００２７】
ところで、図１の実施例と図２，図３の実施例とを組合せても良い。この場合、図３に示すリセット延長回路８２は内部クロックＫＢを４クロックカウントしているため、期間Ｔ１においてモード信号ＭＤ２を切換えることが可能である。
【００２８】
【発明の効果】
上述の如く、請求項１記載の発明によれば、動作モードが通常モードである場合は、外部端子よりリセット信号が供給された後、クロック信号をカウントして所定時間後にリセット延長回路を起動するとともに、動作モードがテスト動作モードである場合は、所定時間待たずに上記リセット延長回路を起動するため、テスト動作モード時には発振安定待ち回路による待ち期間の設定が無効化されるため、待ち時間なく試験を行うことができ、試験時間を短縮できると共に、動作モード選択回路で第１及び第２のラッチ回路のモード信号に応じて上記論理演算回路の動作モードを切換えるため、単一の外部端子で２ビットのモード信号を入力でき、外部端子数の増加なくモード信号のビット数を増加できる。
【図面の簡単な説明】
【図１】本発明のマイクロコントローラのブロック図である。
【図２】本発明のマイクロコントローラのブロック図である。
【図３】図２の要部の回路図である。
【図４】図３の回路各部の信号タイミングチャートである。
【図５】従来のマイクロコントローラのブロック図である。
【図６】従来のマイクロコントローラのブロック図である。
【符号の説明】
３０クロック発振回路
３１内部クロック生成回路
３２論理演算回路
３５，３７〜３９端子
３６リセット延長回路
４０〜４２，４６ラッチ回路
４３，４５アンド回路
４４動作モード選択回路
５０発振安定待ちカウンタ
５１オア回路
５２起動フリップフロップ

Claims

クロック信号を生成するクロック発振回路と、
上記クロック信号から得られる内部クロック信号を供給されて動作する論理演算回路と、
起動された後に外部端子より供給されるリセット信号を所定時間延長して上記論理演算回路に供給するリセット延長回路と、
外部端子より供給されるモード信号を上記リセット延長回路がリセット信号を出力する期間にラッチする第１のラッチ回路と、
上記第１のラッチ回路のモード信号に応じて上記論理演算回路の動作モードを切換える動作モード選択回路とを有するマイクロコントローラであって、
外部端子より供給されるモード信号が通常モードを指示する場合は、上記外部端子よりリセット信号が供給された後、上記クロック信号をカウントしたカウント値が所定値となった後に上記リセット延長回路を起動するとともに、上記外部端子より供給されるモード信号がテスト動作モードを指示する場合は、上記カウント値が所定値となるのを待たずに上記リセット延長回路を起動する発振安定待ち回路と、
上記外部端子より供給されるモード信号を上記外部端子からリセット延長回路にリセット信号が供給される期間にラッチする第２のラッチ回路とを有し、
上記動作モード選択回路で上記第１及び第２のラッチ回路の両方のモード信号に応じて上記論理演算回路の動作モードを切換えることを特徴とするマイクロコントローラ。