JPH09145803A - テストモード設定回路 - Google Patents
テストモード設定回路Info
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- JPH09145803A JPH09145803A JP7304114A JP30411495A JPH09145803A JP H09145803 A JPH09145803 A JP H09145803A JP 7304114 A JP7304114 A JP 7304114A JP 30411495 A JP30411495 A JP 30411495A JP H09145803 A JPH09145803 A JP H09145803A
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- Japan
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- test mode
- mode setting
- signal
- circuit
- terminal
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Abstract
(57)【要約】
【課題】 テストモードを設定するための専用端子を持
つことなく、テストモード設定を行うことが可能なテス
トモード設定回路をを提供することを目的とする。 【解決手段】 ＬＳＩの通常外部入力端子１０と共用し
たテストモード設定用端子をリセット信号により制御を
行う制御回路１１と、シフトレジスタにより構成され
て、前記制御回路１１によるテストモード設定用端子か
らの信号をテストモード設定信号にシフトするテストモ
ード設定信号発生部１２と、前記リセット信号によりラ
ッチするラッチ回路１３と、このラッチ回路１３で保持
しているテストモード設定信号をデコードするデコード
部１４とを備えた。
つことなく、テストモード設定を行うことが可能なテス
トモード設定回路をを提供することを目的とする。 【解決手段】 ＬＳＩの通常外部入力端子１０と共用し
たテストモード設定用端子をリセット信号により制御を
行う制御回路１１と、シフトレジスタにより構成され
て、前記制御回路１１によるテストモード設定用端子か
らの信号をテストモード設定信号にシフトするテストモ
ード設定信号発生部１２と、前記リセット信号によりラ
ッチするラッチ回路１３と、このラッチ回路１３で保持
しているテストモード設定信号をデコードするデコード
部１４とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（Ｌａｒｇ
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）のテストを実行するにあたり、ＬＳＩ内部にテスト
モード設定回路を設け、テストモードの切り替えを外部
端子から行えるようにしたＬＳＩのテストモード設定回
路に関するものである。
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）のテストを実行するにあたり、ＬＳＩ内部にテスト
モード設定回路を設け、テストモードの切り替えを外部
端子から行えるようにしたＬＳＩのテストモード設定回
路に関するものである。
【０００２】
【従来の技術】近年のＬＳＩの開発においては、従来は
複数のＬＳＩで構成されていた電子機器の小型化が進
み、部品数の削減という要求により漸次一つに統合され
て、ＬＳＩが多機能化する傾向にある。このように多機
能化されたＬＳＩを外部端子からテストする場合、通常
作動時の端子とは別に、内部の機能ブロック毎に適宜外
部端子を割り当てる必要があり、その端子制御のための
テストモードを設定していた。
複数のＬＳＩで構成されていた電子機器の小型化が進
み、部品数の削減という要求により漸次一つに統合され
て、ＬＳＩが多機能化する傾向にある。このように多機
能化されたＬＳＩを外部端子からテストする場合、通常
作動時の端子とは別に、内部の機能ブロック毎に適宜外
部端子を割り当てる必要があり、その端子制御のための
テストモードを設定していた。
【０００３】
【発明が解決しようとする課題】しかしながら、テスト
モードが増加するとモード設定のために必要な外部端子
数も増加し、限られた外部端子の有効利用の点で不都合
である。例えばテストモードが８種のときには、テスト
モード設定用端子は３端子必要であり、またテストモー
ドが１６種のときには、テストモード設定用端子は４端
子必要となる。これらの場合に対して、内部でテストモ
ード設定回路としてシフトレジスタあるいはカウンタを
持つことにより外部端子の割り当てが少なくなるが、テ
スト指定端子としては１端子は必要である。
モードが増加するとモード設定のために必要な外部端子
数も増加し、限られた外部端子の有効利用の点で不都合
である。例えばテストモードが８種のときには、テスト
モード設定用端子は３端子必要であり、またテストモー
ドが１６種のときには、テストモード設定用端子は４端
子必要となる。これらの場合に対して、内部でテストモ
ード設定回路としてシフトレジスタあるいはカウンタを
持つことにより外部端子の割り当てが少なくなるが、テ
スト指定端子としては１端子は必要である。
【０００４】ここで、従来のテストモード設定回路につ
いて、図８乃至図１１を用いて説明する。
いて、図８乃至図１１を用いて説明する。
【０００５】図８、図９にテストモードが１６種までの
場合の回路構成と動作タイミングを示す。この回路は、
外部制御端子１、２から図９の２進のシリアル信号９３
を与えて、ＬＳＩ内部に設けたシフトレジスタ８２〜８
５によってテストモードに切り替える方式で、シフトレ
ジスタ８２〜８５のデータシフト用にクロック端子とシ
リアル信号入力端子を通常外部端子１、２と共用し、テ
スト指定端子３からのテスト指定信号９２に従い制御回
路８１により通常外部端子１、２をテストモード設定用
端子とし、図９のシリアル信号９３及びクロックパルス
９１を与えて、各シフトレジスタ８２〜８５からの値Ｔ
ａ〜Ｔｄをテストモードデコード回路８６でデコードし
てテストモード制御信号Ｔ１〜Ｔ１６を発生する。ま
た、リセット信号によりシフトレジスタ８２〜８５をリ
セットする。この場合、テスト指定端子３の１本と通常
外部端子１、２と共用するテストモード設定用端子２本
が必要である。
場合の回路構成と動作タイミングを示す。この回路は、
外部制御端子１、２から図９の２進のシリアル信号９３
を与えて、ＬＳＩ内部に設けたシフトレジスタ８２〜８
５によってテストモードに切り替える方式で、シフトレ
ジスタ８２〜８５のデータシフト用にクロック端子とシ
リアル信号入力端子を通常外部端子１、２と共用し、テ
スト指定端子３からのテスト指定信号９２に従い制御回
路８１により通常外部端子１、２をテストモード設定用
端子とし、図９のシリアル信号９３及びクロックパルス
９１を与えて、各シフトレジスタ８２〜８５からの値Ｔ
ａ〜Ｔｄをテストモードデコード回路８６でデコードし
てテストモード制御信号Ｔ１〜Ｔ１６を発生する。ま
た、リセット信号によりシフトレジスタ８２〜８５をリ
セットする。この場合、テスト指定端子３の１本と通常
外部端子１、２と共用するテストモード設定用端子２本
が必要である。
【０００６】また、図１０、図１１の回路構成に示され
るような回路では、通常外部端子４と共用し、制御回路
１０１によりテストモード設定用端子を設けて、その端
子から図１１のクロックパルス１１１を与えて、ＬＳＩ
内部に設けたカウンタ１０２〜１０５によりクロックパ
ルス１１１の数をカウントし、カウントした値Ｔａ〜Ｔ
ｄをテストモードデコード回路１０６でデコードしてテ
ストモード制御信号Ｔ１〜Ｔ１６を発生する。また、リ
セット信号によりシフトレジスタ１０２〜１０５をリセ
ットする。この場合においては、テスト指定端子５の１
本と通常外部端子４と共用するテストモード設定用端子
１本が必要である。
るような回路では、通常外部端子４と共用し、制御回路
１０１によりテストモード設定用端子を設けて、その端
子から図１１のクロックパルス１１１を与えて、ＬＳＩ
内部に設けたカウンタ１０２〜１０５によりクロックパ
ルス１１１の数をカウントし、カウントした値Ｔａ〜Ｔ
ｄをテストモードデコード回路１０６でデコードしてテ
ストモード制御信号Ｔ１〜Ｔ１６を発生する。また、リ
セット信号によりシフトレジスタ１０２〜１０５をリセ
ットする。この場合においては、テスト指定端子５の１
本と通常外部端子４と共用するテストモード設定用端子
１本が必要である。
【０００７】本発明は、従来のシリアルにテストモード
設定データを与える方式を用いる場合やクロックパルス
の数によりテストモードを設定する方式においても、シ
リアル信号、シフトレジスタ用クロック端子あるいはク
ロックパルス入力端子を設けるために必要なテスト指定
端子を使用することなくテストモード設定ができる回路
を提供することを目的とする。
設定データを与える方式を用いる場合やクロックパルス
の数によりテストモードを設定する方式においても、シ
リアル信号、シフトレジスタ用クロック端子あるいはク
ロックパルス入力端子を設けるために必要なテスト指定
端子を使用することなくテストモード設定ができる回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明のテストモード設定回路は、ＬＳＩの通常外部
入力端子と共用したテストモード設定用端子をリセット
信号により制御を行う制御回路と、シフトレジスタによ
り構成されて、前記制御回路によるテストモード設定用
端子からの信号をテストモード設定信号にシフトするテ
ストモード設定信号発生部と、前記リセット信号により
ラッチするラッチ回路と、このラッチ回路で保持してい
るテストモード設定信号をデコードするデコード部とを
備えたものである。
に本発明のテストモード設定回路は、ＬＳＩの通常外部
入力端子と共用したテストモード設定用端子をリセット
信号により制御を行う制御回路と、シフトレジスタによ
り構成されて、前記制御回路によるテストモード設定用
端子からの信号をテストモード設定信号にシフトするテ
ストモード設定信号発生部と、前記リセット信号により
ラッチするラッチ回路と、このラッチ回路で保持してい
るテストモード設定信号をデコードするデコード部とを
備えたものである。
【０００９】従って本発明によれば、ＬＳＩの内部にリ
セット信号による制御回路を設けて、それにより通常外
部端子と共用したテストモード設定用端子を制御するこ
とで、ＬＳＩが多機能化することによるテストモードの
増加によっても、ＬＳＩの外部端子にテスト指定端子を
持たずに、外部端子数の増加を抑えることができる。
セット信号による制御回路を設けて、それにより通常外
部端子と共用したテストモード設定用端子を制御するこ
とで、ＬＳＩが多機能化することによるテストモードの
増加によっても、ＬＳＩの外部端子にテスト指定端子を
持たずに、外部端子数の増加を抑えることができる。
【００１０】これにより、ＬＳＩ外部端子割り当ての余
裕度が増えるとともにＬＳＩパッケージの拡大を抑える
ことに寄与する。
裕度が増えるとともにＬＳＩパッケージの拡大を抑える
ことに寄与する。
【００１１】
【発明の実施の形態】本発明の請求項１記載の発明は、
ＬＳＩの通常外部入力端子と共用したテストモード設定
用端子をリセット信号により制御を行う制御回路と、シ
フトレジスタにより構成されて、前記制御回路によるテ
ストモード設定用端子からの信号をテストモード設定信
号にシフトするテストモード設定信号発生部と、前記リ
セット信号によりラッチするラッチ回路と、このラッチ
回路で保持しているテストモード設定信号をデコードす
るデコード部とを備えたものであり、ＬＳＩが多機能化
することによるテストモードの増加によっても、ＬＳＩ
の外部端子にテスト指定端子を持たずに、外部端子数の
増加を抑えることができる。これにより、ＬＳＩ外部端
子割り当ての余裕度が増えるとともにＬＳＩパッケージ
の拡大を抑えることに寄与する作用を有する。
ＬＳＩの通常外部入力端子と共用したテストモード設定
用端子をリセット信号により制御を行う制御回路と、シ
フトレジスタにより構成されて、前記制御回路によるテ
ストモード設定用端子からの信号をテストモード設定信
号にシフトするテストモード設定信号発生部と、前記リ
セット信号によりラッチするラッチ回路と、このラッチ
回路で保持しているテストモード設定信号をデコードす
るデコード部とを備えたものであり、ＬＳＩが多機能化
することによるテストモードの増加によっても、ＬＳＩ
の外部端子にテスト指定端子を持たずに、外部端子数の
増加を抑えることができる。これにより、ＬＳＩ外部端
子割り当ての余裕度が増えるとともにＬＳＩパッケージ
の拡大を抑えることに寄与する作用を有する。
【００１２】本発明の請求項２記載の発明は、前記テス
トモード設定信号発生部は、非同期式のカウンタにより
構成されたものであり、テストモードを設定するための
専用端子を持つことなくテストモード設定を行うことが
可能となる。
トモード設定信号発生部は、非同期式のカウンタにより
構成されたものであり、テストモードを設定するための
専用端子を持つことなくテストモード設定を行うことが
可能となる。
【００１３】本発明の請求項３記載の発明は、前記テス
トモード設定信号発生部は、リプルキャリー同期式のカ
ウンタにより構成されたものであり、テストモードを設
定するための専用端子を持つことなくテストモード設定
を行うことが可能となる。
トモード設定信号発生部は、リプルキャリー同期式のカ
ウンタにより構成されたものであり、テストモードを設
定するための専用端子を持つことなくテストモード設定
を行うことが可能となる。
【００１４】本発明の請求項４記載の発明は、前記テス
トモード設定信号発生部は、並列キャリー同期式のカウ
ンタにより構成されたものであり、テストモードを設定
するための専用端子を持つことなくテストモード設定を
行うことが可能となる。
トモード設定信号発生部は、並列キャリー同期式のカウ
ンタにより構成されたものであり、テストモードを設定
するための専用端子を持つことなくテストモード設定を
行うことが可能となる。
【００１５】以下、本発明の実施の形態について、図を
参照しながら説明する。図１は本発明の第一の実施の形
態におけるテストモードが１６種のときのテストモード
設定回路のブロック図である。
参照しながら説明する。図１は本発明の第一の実施の形
態におけるテストモードが１６種のときのテストモード
設定回路のブロック図である。
【００１６】１１は通常外部端子からの信号を制御する
ことによりテストモード設定用端子とする制御回路であ
り、１２に接続する。１２は制御回路１１によりテスト
モード設定用端子とされた端子からの２進のシリアル信
号をシフトする図２に示すようなシフトレジスタ２１〜
２４で構成されたテストモード設定発生部であり、１３
に接続する。１３は、シフトレジスタ２１〜２４で構成
されるテストモード設定発生部１２からの出力をリセッ
ト信号によりラッチするラッチ回路であり、１４に接続
する。１４は、ラッチ回路１３からの信号をデコードす
るテストモードデコード回路である。
ことによりテストモード設定用端子とする制御回路であ
り、１２に接続する。１２は制御回路１１によりテスト
モード設定用端子とされた端子からの２進のシリアル信
号をシフトする図２に示すようなシフトレジスタ２１〜
２４で構成されたテストモード設定発生部であり、１３
に接続する。１３は、シフトレジスタ２１〜２４で構成
されるテストモード設定発生部１２からの出力をリセッ
ト信号によりラッチするラッチ回路であり、１４に接続
する。１４は、ラッチ回路１３からの信号をデコードす
るテストモードデコード回路である。
【００１７】テストモード設定用端子と共用する通常外
部端子１０は、制御回路１１により、図３のリセット信
号６１がＬレベルの場合に、テストモード設定用端子と
し、Ｈレベルの場合には、通常外部端子となる。制御回
路１１によりテストモード設定用端子とした端子から、
シフトレジスタ２１〜２４で構成されるテストモード設
定発生部１２に２進のシリアル信号６３とクロックパル
ス６２を入力し、２進のシリアル信号６３をクロックパ
ルス６２によりシフトしてラッチ回路１３に出力する。
シフトレジスタ２１〜２４で構成されるテストモード設
定発生部１２は、リセット信号６１がＬレベルのときに
動作し、リセット信号６１がＨレベルのときにはリセッ
ト状態になる。シフトレジスタ２１〜２４で構成される
テストモード設定発生部１２からの信号Ｔａ〜Ｔｄをラ
ッチ回路１３では、リセット信号６１がＨレベルでラッ
チをする。ラッチした信号をテストモードデコード回路
１４でデコードして、テストモード制御信号Ｔ１〜Ｔ１
６を生成する。このテストモード制御信号Ｔ１〜Ｔ１６
により、各テストモードとなり、ＬＳＩ内部のテストを
行う。また、通常動作とするには、リセット信号６１が
Ｌレベルのときに、テストモード設定用端子からの入力
をすべてＬレベルとしておくことにより、テストモード
は設定されず、リセット信号６１がＨレベルになった後
に通常動作となる。
部端子１０は、制御回路１１により、図３のリセット信
号６１がＬレベルの場合に、テストモード設定用端子と
し、Ｈレベルの場合には、通常外部端子となる。制御回
路１１によりテストモード設定用端子とした端子から、
シフトレジスタ２１〜２４で構成されるテストモード設
定発生部１２に２進のシリアル信号６３とクロックパル
ス６２を入力し、２進のシリアル信号６３をクロックパ
ルス６２によりシフトしてラッチ回路１３に出力する。
シフトレジスタ２１〜２４で構成されるテストモード設
定発生部１２は、リセット信号６１がＬレベルのときに
動作し、リセット信号６１がＨレベルのときにはリセッ
ト状態になる。シフトレジスタ２１〜２４で構成される
テストモード設定発生部１２からの信号Ｔａ〜Ｔｄをラ
ッチ回路１３では、リセット信号６１がＨレベルでラッ
チをする。ラッチした信号をテストモードデコード回路
１４でデコードして、テストモード制御信号Ｔ１〜Ｔ１
６を生成する。このテストモード制御信号Ｔ１〜Ｔ１６
により、各テストモードとなり、ＬＳＩ内部のテストを
行う。また、通常動作とするには、リセット信号６１が
Ｌレベルのときに、テストモード設定用端子からの入力
をすべてＬレベルとしておくことにより、テストモード
は設定されず、リセット信号６１がＨレベルになった後
に通常動作となる。
【００１８】本発明の第二の実施の形態におけるテスト
モード設定回路は、図１に示した第一の実施の形態の中
のシフトレジスタ２１〜２４で構成されるテストモード
設定発生部１２を、図４に示すような非同期式のカウン
タ３１〜３４を用いたことである。テストモード設定用
端子と共用する通常外部端子は、制御回路１１により、
図７のリセット信号７１がＬレベルの場合にテストモー
ド設定用端子とし、Ｈレベルの場合には通常外部端子と
する。制御回路１１によりテストモード設定用端子とし
た端子から、非同期式カウンタ３１〜３４で構成される
テストモード設定発生部１２にクロックパルス７２を入
力する。クロックパルス７２を非同期式カウンタ３１〜
３４で構成されるテストモード設定発生部１２でカウン
トした値Ｔａ〜Ｔｄをラッチ回路１３に出力する。
モード設定回路は、図１に示した第一の実施の形態の中
のシフトレジスタ２１〜２４で構成されるテストモード
設定発生部１２を、図４に示すような非同期式のカウン
タ３１〜３４を用いたことである。テストモード設定用
端子と共用する通常外部端子は、制御回路１１により、
図７のリセット信号７１がＬレベルの場合にテストモー
ド設定用端子とし、Ｈレベルの場合には通常外部端子と
する。制御回路１１によりテストモード設定用端子とし
た端子から、非同期式カウンタ３１〜３４で構成される
テストモード設定発生部１２にクロックパルス７２を入
力する。クロックパルス７２を非同期式カウンタ３１〜
３４で構成されるテストモード設定発生部１２でカウン
トした値Ｔａ〜Ｔｄをラッチ回路１３に出力する。
【００１９】非同期式カウンタ３１〜３４で構成される
テストモード設定発生部１２は、リセット信号７１がＬ
レベルのときに動作し、リセット信号７１がＨレベルの
ときにはリセット状態になる。非同期式カウンタ３１〜
３４で構成されるテストモード設定発生部１２からの信
号Ｔａ〜Ｔｄをラッチ回路１３は、リセット信号７１が
Ｈレベルでラッチをする。ラッチした信号をテストモー
ドデコード回路１４でデコードして、テストモード制御
信号Ｔ１〜Ｔ１６を生成する。このテストモード制御信
号Ｔ１〜Ｔ１６により、各テストモードとなり、ＬＳＩ
内部のテストを行う。また、通常動作するには、リセッ
ト信号７１がＬレベルのときに、テストモード設定用端
子からの入力をすべてＬレベルとしておくことにより、
テストモードは設定されず、リセット信号７１がＨレベ
ルになった後に通常動作となる。
テストモード設定発生部１２は、リセット信号７１がＬ
レベルのときに動作し、リセット信号７１がＨレベルの
ときにはリセット状態になる。非同期式カウンタ３１〜
３４で構成されるテストモード設定発生部１２からの信
号Ｔａ〜Ｔｄをラッチ回路１３は、リセット信号７１が
Ｈレベルでラッチをする。ラッチした信号をテストモー
ドデコード回路１４でデコードして、テストモード制御
信号Ｔ１〜Ｔ１６を生成する。このテストモード制御信
号Ｔ１〜Ｔ１６により、各テストモードとなり、ＬＳＩ
内部のテストを行う。また、通常動作するには、リセッ
ト信号７１がＬレベルのときに、テストモード設定用端
子からの入力をすべてＬレベルとしておくことにより、
テストモードは設定されず、リセット信号７１がＨレベ
ルになった後に通常動作となる。
【００２０】本発明の第三の実施の形態におけるテスト
モード設定回路は、図１に示した第一の実施の形態の中
のシフトレジスタで構成されるテストモード設定発生部
１２を、シフトレジスタではなく、図５に示すようなリ
プルキャリー同期式のカウンタを用いたことである。そ
の動作タイミングについては、図７と同様であり、動作
については省略する。また、通常動作するには、リセッ
ト信号７１がＬレベルのときに、テストモード設定用端
子からの入力をすべてＬレベルとしておくことにより、
テストモードは設定されず、リセット信号７１がＨレベ
ルになった後に通常動作となる。
モード設定回路は、図１に示した第一の実施の形態の中
のシフトレジスタで構成されるテストモード設定発生部
１２を、シフトレジスタではなく、図５に示すようなリ
プルキャリー同期式のカウンタを用いたことである。そ
の動作タイミングについては、図７と同様であり、動作
については省略する。また、通常動作するには、リセッ
ト信号７１がＬレベルのときに、テストモード設定用端
子からの入力をすべてＬレベルとしておくことにより、
テストモードは設定されず、リセット信号７１がＨレベ
ルになった後に通常動作となる。
【００２１】本発明の第四の実施の形態におけるテスト
モード設定回路は、図１に示した第一の実施の形態の中
のシフトレジスタ２１〜２４で構成されるテストモード
設定発生部１２を、シフトレジスタではなく、図６に示
すような並列キャリー同期式のカウンタ５１〜５４を用
いたことである。その動作タイミングについては、図７
と同様であり、動作については省略する。また、通常動
作するには、リセット信号７１がＬレベルのときに、テ
ストモード設定用端子からの入力をすべてＬレベルとし
ておくことにより、テストモードは設定されず、リセッ
ト信号７１がＨレベルになった後に通常動作となる。
モード設定回路は、図１に示した第一の実施の形態の中
のシフトレジスタ２１〜２４で構成されるテストモード
設定発生部１２を、シフトレジスタではなく、図６に示
すような並列キャリー同期式のカウンタ５１〜５４を用
いたことである。その動作タイミングについては、図７
と同様であり、動作については省略する。また、通常動
作するには、リセット信号７１がＬレベルのときに、テ
ストモード設定用端子からの入力をすべてＬレベルとし
ておくことにより、テストモードは設定されず、リセッ
ト信号７１がＨレベルになった後に通常動作となる。
【００２２】
【発明の効果】以上説明したように本発明によれば、テ
ストモード設定用端子と通常外部端子を共用し、リセッ
ト信号による制御を行うことにより、テストモードを設
定発生部をＬＳＩの内部で持ち、テストモード制御信号
を発生するので、テストモード設定専用端子を設けるこ
となく、ＬＳＩ外部端子割り当ての余裕度が増え、ＬＳ
Ｉ外部端子の有効利用をすることができる。また、ＬＳ
Ｉのパッケージの拡大を抑えることにも寄与する。
ストモード設定用端子と通常外部端子を共用し、リセッ
ト信号による制御を行うことにより、テストモードを設
定発生部をＬＳＩの内部で持ち、テストモード制御信号
を発生するので、テストモード設定専用端子を設けるこ
となく、ＬＳＩ外部端子割り当ての余裕度が増え、ＬＳ
Ｉ外部端子の有効利用をすることができる。また、ＬＳ
Ｉのパッケージの拡大を抑えることにも寄与する。
【図１】本発明の第一の実施の形態のテストモード設定
回路を示すブロック図
回路を示すブロック図
【図２】同テストモード設定発生回路の詳細構成を示す
ブロック図
ブロック図
【図３】同テストモード設定回路のタイミングチャート
【図４】本発明の第二の実施の形態のテストモード設定
発生回路の詳細構成を示すブロック図
発生回路の詳細構成を示すブロック図
【図５】本発明の第三実施の形態のテストモード設定発
生回路の詳細構成を示すブロック図
生回路の詳細構成を示すブロック図
【図６】本発明の第四実施の形態のテストモード設定発
生回路の詳細構成を示すブロック図
生回路の詳細構成を示すブロック図
【図７】本発明の第二、三、四の実施の形態におけるタ
イミングチャート
イミングチャート
【図８】従来のテストモード設定回路の一例を示すブロ
ック図
ック図
【図９】図８のテストモード設定回路のタイミングチャ
ート
ート
【図１０】従来のテストモード設定回路の別の例を示す
ブロック図
ブロック図
【図１１】図１０のテストモード設定回路の別の例のタ
イミングチャート
イミングチャート
１０ 通常外部入力端子 １１ 制御回路 １２ テストモード設定信号発生部 １３ ラッチ回路 １４ デコード部
Claims (4)
- 【請求項１】 ＬＳＩの通常外部入力端子と共用したテ
ストモード設定用端子をリセット信号により制御を行う
制御回路と、シフトレジスタにより構成されて、前記制
御回路によるテストモード設定用端子からの信号をテス
トモード設定信号にシフトするテストモード設定信号発
生部と、前記リセット信号によりラッチするラッチ回路
と、このラッチ回路で保持しているテストモード設定信
号をデコードするデコード部とを備えたことを特徴とす
るテストモード設定回路。 - 【請求項２】 前記テストモード設定信号発生部は、非
同期式のカウンタにより構成された請求項１記載のテス
トモード設定回路。 - 【請求項３】 前記テストモード設定信号発生部は、リ
プルキャリー同期式のカウンタにより構成された請求項
１記載のテストモード設定回路。 - 【請求項４】 前記テストモード設定信号発生部は、並
列キャリー同期式のカウンタにより構成された請求項１
記載のテストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304114A JPH09145803A (ja) | 1995-11-22 | 1995-11-22 | テストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304114A JPH09145803A (ja) | 1995-11-22 | 1995-11-22 | テストモード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09145803A true JPH09145803A (ja) | 1997-06-06 |
Family
ID=17929204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7304114A Pending JPH09145803A (ja) | 1995-11-22 | 1995-11-22 | テストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09145803A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005331311A (ja) * | 2004-05-19 | 2005-12-02 | Matsushita Electric Ind Co Ltd | テストモード設定回路 |
| US8151149B2 (en) | 2009-06-29 | 2012-04-03 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and method of testing the same |
-
1995
- 1995-11-22 JP JP7304114A patent/JPH09145803A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005331311A (ja) * | 2004-05-19 | 2005-12-02 | Matsushita Electric Ind Co Ltd | テストモード設定回路 |
| JP4660115B2 (ja) * | 2004-05-19 | 2011-03-30 | パナソニック株式会社 | テストモード設定回路 |
| US8151149B2 (en) | 2009-06-29 | 2012-04-03 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and method of testing the same |
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