JPH11312078A - 乱数発生回路を有する半導体装置 - Google Patents
乱数発生回路を有する半導体装置Info
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- JPH11312078A JPH11312078A JP10120757A JP12075798A JPH11312078A JP H11312078 A JPH11312078 A JP H11312078A JP 10120757 A JP10120757 A JP 10120757A JP 12075798 A JP12075798 A JP 12075798A JP H11312078 A JPH11312078 A JP H11312078A
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Abstract
(57)【要約】
【課題】 カウンタ構成の乱数発生回路を有する半導体
装置であって、電源投入直後に乱数を使用する回路によ
って読み出される乱数の値が常に同一となることがない
ようにした半導体装置を提供する。 【解決手段】 入力クロックに同期して所定系列の乱数
を出力する乱数発生回路４を有する半導体装置におい
て、乱数発生回路４については、電源投入後、初期化す
ることなく、さらに、クロックが不安定な状態で、動作
を開始させるようにする。
装置であって、電源投入直後に乱数を使用する回路によ
って読み出される乱数の値が常に同一となることがない
ようにした半導体装置を提供する。 【解決手段】 入力クロックに同期して所定系列の乱数
を出力する乱数発生回路４を有する半導体装置におい
て、乱数発生回路４については、電源投入後、初期化す
ることなく、さらに、クロックが不安定な状態で、動作
を開始させるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、入力クロックに同
期して所定系列の乱数を出力する乱数発生回路を有する
半導体装置に関するものである。
期して所定系列の乱数を出力する乱数発生回路を有する
半導体装置に関するものである。
【０００２】
【従来の技術】通常、システムにおいては、電源投入時
には、安定動作を確保するため、システム全体を初期化
するとともに、クロックの発振が安定するまでリセット
をかける（動作させない）ようになっており、乱数を出
力する乱数発生回路を有するシステムの場合も同様であ
った。
には、安定動作を確保するため、システム全体を初期化
するとともに、クロックの発振が安定するまでリセット
をかける（動作させない）ようになっており、乱数を出
力する乱数発生回路を有するシステムの場合も同様であ
った。
【０００３】
【発明が解決しようとする課題】ここで、乱数を出力す
る乱数発生回路がカウンタ構成（入力クロックに同期し
て所定系列の乱数を出力する構成）である場合、リセッ
ト解除後の同じタイミングで得られる乱数の値は必ず同
じである。
る乱数発生回路がカウンタ構成（入力クロックに同期し
て所定系列の乱数を出力する構成）である場合、リセッ
ト解除後の同じタイミングで得られる乱数の値は必ず同
じである。
【０００４】また、通常、乱数を使用する回路では、リ
セット解除後、入力クロックのカウント数によって乱数
を読み出すようになっており、常に同じタイミングで乱
数を読み出すことになる。
セット解除後、入力クロックのカウント数によって乱数
を読み出すようになっており、常に同じタイミングで乱
数を読み出すことになる。
【０００５】以上より、乱数発生回路を有する従来の乱
数発生システムでは、乱数発生回路がカウンタ構成であ
る場合、乱数を使用する回路によって電源投入直後に読
み出される乱数は常に同じ値となってしまう。
数発生システムでは、乱数発生回路がカウンタ構成であ
る場合、乱数を使用する回路によって電源投入直後に読
み出される乱数は常に同じ値となってしまう。
【０００６】そこで、本発明は、カウンタ構成の乱数発
生回路を有する半導体装置であって、電源投入直後に乱
数を使用する回路によって読み出される乱数の値が常に
同一となることがないようにした半導体装置を提供する
ことを目的とする。
生回路を有する半導体装置であって、電源投入直後に乱
数を使用する回路によって読み出される乱数の値が常に
同一となることがないようにした半導体装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、半導体集積回路を同期動作させるため
のクロック信号を発生する発振回路と、前記半導体集積
回路の論理状態を確定させるためのリセット信号を発生
する初期化回路と、前記クロック信号に同期して所定系
列の乱数を発生する乱数発生回路とを有する半導体装置
であって、前記乱数発生回路は、前記リセット信号で初
期化されることがないとともに、前記発振回路の動作が
不安定な状態でも前記クロック信号が入力されるように
している。
め、本発明では、半導体集積回路を同期動作させるため
のクロック信号を発生する発振回路と、前記半導体集積
回路の論理状態を確定させるためのリセット信号を発生
する初期化回路と、前記クロック信号に同期して所定系
列の乱数を発生する乱数発生回路とを有する半導体装置
であって、前記乱数発生回路は、前記リセット信号で初
期化されることがないとともに、前記発振回路の動作が
不安定な状態でも前記クロック信号が入力されるように
している。
【０００８】以上の構成により、電源投入後、乱数発生
回路は出力する乱数の初期値を与えられることなく動作
を開始し、また、動作を開始してから一定時間が経過す
るまでに入力されるクロックの数は不定となり、システ
ム全体（乱数発生回路を除く）のリセット解除後の同じ
タイミングであっても、乱数発生回路から出力される乱
数は常に同じ値となることはない。
回路は出力する乱数の初期値を与えられることなく動作
を開始し、また、動作を開始してから一定時間が経過す
るまでに入力されるクロックの数は不定となり、システ
ム全体（乱数発生回路を除く）のリセット解除後の同じ
タイミングであっても、乱数発生回路から出力される乱
数は常に同じ値となることはない。
【０００９】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
ある半導体装置の構成を示す図である。同図において、
１はクリスタルの発振回路、２はパワーオンリセット回
路、３はカウンタ、４はカウンタ構成の乱数発生回路、
５はインバータ回路、６はＡＮＤ回路、７はＯＲ回路で
ある。
を参照しながら説明する。図１は本発明の一実施形態で
ある半導体装置の構成を示す図である。同図において、
１はクリスタルの発振回路、２はパワーオンリセット回
路、３はカウンタ、４はカウンタ構成の乱数発生回路、
５はインバータ回路、６はＡＮＤ回路、７はＯＲ回路で
ある。
【００１０】発振回路１の発振波はインバータ回路５を
介して乱数発生回路４のクロック端子ＣＫ及びＡＮＤ回
路６に入力される。ＡＮＤ回路６のもう一方の入力には
Ｎビットのバイナリカウンタとして構成されたカウンタ
３の出力端子−Ｑｎが接続されており、ＡＮＤ回路６の
出力はカウンタ３のクロック端子ＣＫに接続されてい
る。
介して乱数発生回路４のクロック端子ＣＫ及びＡＮＤ回
路６に入力される。ＡＮＤ回路６のもう一方の入力には
Ｎビットのバイナリカウンタとして構成されたカウンタ
３の出力端子−Ｑｎが接続されており、ＡＮＤ回路６の
出力はカウンタ３のクロック端子ＣＫに接続されてい
る。
【００１１】パワーオンリセット回路２の出力は、カウ
ンタ３のリセット端子Ｒｅｓｅｔに接続されているとと
もに、ＯＲ回路７の入力に接続されている。ＯＲ回路７
のもう一方の入力にはカウンタ３の出力端子−Ｑｎが接
続されている。
ンタ３のリセット端子Ｒｅｓｅｔに接続されているとと
もに、ＯＲ回路７の入力に接続されている。ＯＲ回路７
のもう一方の入力にはカウンタ３の出力端子−Ｑｎが接
続されている。
【００１２】そして、ＯＲ回路７の出力（以下、「シス
テムリセット信号ＳＲ」と呼ぶ）は、乱数発生回路４が
出力する乱数を使用する回路（不図示）に入力されてお
り、この乱数を使用する回路は、システム全体のリセッ
トが解除された後（システムリセット信号ＳＲがハイレ
ベルからローレベルになった後）、入力されるクロック
を所定数カウントすると、乱数発生回路４が出力する乱
数を読み出すようになっており、常に同じタイミングで
乱数が読み出されることになる。
テムリセット信号ＳＲ」と呼ぶ）は、乱数発生回路４が
出力する乱数を使用する回路（不図示）に入力されてお
り、この乱数を使用する回路は、システム全体のリセッ
トが解除された後（システムリセット信号ＳＲがハイレ
ベルからローレベルになった後）、入力されるクロック
を所定数カウントすると、乱数発生回路４が出力する乱
数を読み出すようになっており、常に同じタイミングで
乱数が読み出されることになる。
【００１３】パワーオンリセット回路２は、電源電圧Ｖ
DDとグランドＧＮＤ間に直列接続された抵抗Ｒとコンデ
ンサＣとの接続点がインバータＩＮＶの入力に接続され
ており、その出力（インバータＩＮＶの出力側）は、電
源投入直後はハイレベルとなるが、コンデンサＣと抵抗
Ｒとによって決まる所定時間ｔ0が経過するとローレベ
ルに切り換わる。
DDとグランドＧＮＤ間に直列接続された抵抗Ｒとコンデ
ンサＣとの接続点がインバータＩＮＶの入力に接続され
ており、その出力（インバータＩＮＶの出力側）は、電
源投入直後はハイレベルとなるが、コンデンサＣと抵抗
Ｒとによって決まる所定時間ｔ0が経過するとローレベ
ルに切り換わる。
【００１４】カウンタ３は、リセット状態（リセット端
子Ｒｅｓｅｔに入力される信号がハイレベルである状
態）では、出力端子−Ｑｎからの出力をハイレベルとす
るが、リセット解除後（リセット端子Ｒｅｓｅｔに入力
される信号がハイレベルからローレベルに切り換わった
後）、クロック端子ＣＫに入力されるクロックの立ち上
がりを所定回数カウントすると、出力端子−Ｑｎからの
出力をローレベルに切り換える。
子Ｒｅｓｅｔに入力される信号がハイレベルである状
態）では、出力端子−Ｑｎからの出力をハイレベルとす
るが、リセット解除後（リセット端子Ｒｅｓｅｔに入力
される信号がハイレベルからローレベルに切り換わった
後）、クロック端子ＣＫに入力されるクロックの立ち上
がりを所定回数カウントすると、出力端子−Ｑｎからの
出力をローレベルに切り換える。
【００１５】尚、カウンタ３がクロック端子ＣＫから入
力するクロックの立ち上がりをカウントする回数は、カ
ウンタ３の出力端子−Ｑｎからの出力が、電源投入後、
発振回路１の発振波が安定した後に、ローレベルに切り
換わるように設定されている。
力するクロックの立ち上がりをカウントする回数は、カ
ウンタ３の出力端子−Ｑｎからの出力が、電源投入後、
発振回路１の発振波が安定した後に、ローレベルに切り
換わるように設定されている。
【００１６】乱数発生回路４は、例えば、図３に示すよ
うなカウンタ構成であり、この例では、８つのフリップ
フロップＦＦ１〜ＦＦ８が縦続接続され、これらの縦続
接続間のうち、フリップフロップＦＦ２とフリップフロ
ップＦＦ３との間、フリップフロップＦＦ３とフリップ
フロップＦＦ４との間、フリップフロップＦＦ５とフリ
ップフロップＦＦ６との間に、それぞれＥＸＯＲ回路Ｇ
１、Ｇ２、Ｇ３が設けられ、最終段の出力が初段のフリ
ップフロップＦＦ１の入力、及び、各ＥＸＯＲ回路Ｇ１
〜Ｇ３に帰還されている。これにより、各段の入力から
なる８ビットには、クロック端子ＣＫに入力されるクロ
ックに同期して所定系列の乱数が現れることになる。
うなカウンタ構成であり、この例では、８つのフリップ
フロップＦＦ１〜ＦＦ８が縦続接続され、これらの縦続
接続間のうち、フリップフロップＦＦ２とフリップフロ
ップＦＦ３との間、フリップフロップＦＦ３とフリップ
フロップＦＦ４との間、フリップフロップＦＦ５とフリ
ップフロップＦＦ６との間に、それぞれＥＸＯＲ回路Ｇ
１、Ｇ２、Ｇ３が設けられ、最終段の出力が初段のフリ
ップフロップＦＦ１の入力、及び、各ＥＸＯＲ回路Ｇ１
〜Ｇ３に帰還されている。これにより、各段の入力から
なる８ビットには、クロック端子ＣＫに入力されるクロ
ックに同期して所定系列の乱数が現れることになる。
【００１７】尚、乱数発生回路４はリセット端子Ｒｅｓ
ｅｔを有しており、このリセット端子Ｒｅｓｅｔに入力
される信号によってリセットがかかり、乱数として出力
する初期値が与えられるが、このリセット端子はシステ
ム内部ではどこにも接続されておらず、正常に動作して
いるか否かを判定することなどを目的として、テスト時
にのみ、外部からリセット端子に信号を入力し、乱数発
生回路４に外部からリセットをかけることができるよう
になっている。
ｅｔを有しており、このリセット端子Ｒｅｓｅｔに入力
される信号によってリセットがかかり、乱数として出力
する初期値が与えられるが、このリセット端子はシステ
ム内部ではどこにも接続されておらず、正常に動作して
いるか否かを判定することなどを目的として、テスト時
にのみ、外部からリセット端子に信号を入力し、乱数発
生回路４に外部からリセットをかけることができるよう
になっている。
【００１８】以上より、電源投入後の、発振回路１の発
振波Ａ、パワーオンリセット回路２のコンデンサＣと抵
抗Ｒとの接続点Ｂの電圧、パワーオンリセット回路２の
出力Ｃ、カウンタ３の出力Ｄ、及び、システムリセット
信号ＳＲのタイミングチャートは図２に示すようにな
り、電源投入後、時間ｔ0＋ｔ1が経過すると、すなわ
ち、発振回路１の発振が安定した後に、システム全体の
リセットが解除され、その後、さらに時間ｔ2が経過す
ると、乱数が読み出されることになる。尚、ｔ0はパワ
ーオンリセット回路１のコンデンサＣと抵抗Ｒとで決ま
る時間、ｔ1はカウンタ３がクロックの立ち上がりを所
定回数カウントするまでに要する時間、ｔ2は乱数を使
用する回路がクロックを所定数カウントするまでに要す
る時間である。
振波Ａ、パワーオンリセット回路２のコンデンサＣと抵
抗Ｒとの接続点Ｂの電圧、パワーオンリセット回路２の
出力Ｃ、カウンタ３の出力Ｄ、及び、システムリセット
信号ＳＲのタイミングチャートは図２に示すようにな
り、電源投入後、時間ｔ0＋ｔ1が経過すると、すなわ
ち、発振回路１の発振が安定した後に、システム全体の
リセットが解除され、その後、さらに時間ｔ2が経過す
ると、乱数が読み出されることになる。尚、ｔ0はパワ
ーオンリセット回路１のコンデンサＣと抵抗Ｒとで決ま
る時間、ｔ1はカウンタ３がクロックの立ち上がりを所
定回数カウントするまでに要する時間、ｔ2は乱数を使
用する回路がクロックを所定数カウントするまでに要す
る時間である。
【００１９】したがって、システム全体のリセットが解
除された後、常に同じタイミングで乱数が読み出される
ことになるが、本実施形態では、乱数発生回路４につい
ては、電源投入後、初期化することなく、さらに、発振
回路１の発振波が不安定な状態で、動作を開始させるこ
とになるので、初期値を与えられることなく動作を開始
し、また、動作を開始してから一定時間が経過するまで
に入力されるクロックの数は不定となり、これにより、
電源投入直後に読み出される乱数の値は常に同一となる
ことはない。
除された後、常に同じタイミングで乱数が読み出される
ことになるが、本実施形態では、乱数発生回路４につい
ては、電源投入後、初期化することなく、さらに、発振
回路１の発振波が不安定な状態で、動作を開始させるこ
とになるので、初期値を与えられることなく動作を開始
し、また、動作を開始してから一定時間が経過するまで
に入力されるクロックの数は不定となり、これにより、
電源投入直後に読み出される乱数の値は常に同一となる
ことはない。
【００２０】尚、カウンタ構成の乱数発生回路について
は、トランジスタの能力のアンバランスなどにより、リ
セットをかけなくても、電源投入時に出力する乱数の値
が同一になる場合があるが、このような場合でも、本実
施形態では、さらに、入力クロックが不安定な状態から
動作させるようにしているので、電源投入後、一定時間
が経過するまでに入力されるクロックの数は不定であ
り、乱数を使用する回路によって読み出される乱数の値
は常に同一となることはない。
は、トランジスタの能力のアンバランスなどにより、リ
セットをかけなくても、電源投入時に出力する乱数の値
が同一になる場合があるが、このような場合でも、本実
施形態では、さらに、入力クロックが不安定な状態から
動作させるようにしているので、電源投入後、一定時間
が経過するまでに入力されるクロックの数は不定であ
り、乱数を使用する回路によって読み出される乱数の値
は常に同一となることはない。
【００２１】さらに、本実施形態では、コンデンサＣと
抵抗Ｒのばらつきによって、電源投入後、パワーオンリ
セット回路２の出力がハイレベルからローレベルに変化
するまでの時間、ひいては、システムリセットが解除さ
れるまでの時間がばらつくので、乱数を使用する回路に
よって電源投入後に読み出される乱数の値はシステム毎
に異なるものとなる。
抵抗Ｒのばらつきによって、電源投入後、パワーオンリ
セット回路２の出力がハイレベルからローレベルに変化
するまでの時間、ひいては、システムリセットが解除さ
れるまでの時間がばらつくので、乱数を使用する回路に
よって電源投入後に読み出される乱数の値はシステム毎
に異なるものとなる。
【００２２】尚、本発明は、上記実施形態に限定される
ものではなく、例えば、発振回路１、パワーオンリセッ
ト回路２、カウンタ３、及び、乱数発生回路４について
は、様々な構成を取り得る。また、発振回路１及びパワ
ーオンリセット回路２については、ＩＣ内部であっても
ＩＣ外部であってもどちらでも構わない。
ものではなく、例えば、発振回路１、パワーオンリセッ
ト回路２、カウンタ３、及び、乱数発生回路４について
は、様々な構成を取り得る。また、発振回路１及びパワ
ーオンリセット回路２については、ＩＣ内部であっても
ＩＣ外部であってもどちらでも構わない。
【００２３】
【発明の効果】以上説明したように、乱数発生回路を有
する本発明の半導体装置によれば、電源投入後、乱数発
生回路は初期値を与えられることなく動作を開始し、ま
た、動作を開始してから一定時間が経過するまでに入力
されるクロックの数は不定となるので、システム全体
（乱数発生回路を除く）のリセットが解除された後、同
じタイミングで乱数が読み出されたとしても、その値が
常に同一となることはなくなる。
する本発明の半導体装置によれば、電源投入後、乱数発
生回路は初期値を与えられることなく動作を開始し、ま
た、動作を開始してから一定時間が経過するまでに入力
されるクロックの数は不定となるので、システム全体
（乱数発生回路を除く）のリセットが解除された後、同
じタイミングで乱数が読み出されたとしても、その値が
常に同一となることはなくなる。
【図１】 本発明の一実施形態である半導体装置の構成
を示す図である。
を示す図である。
【図２】 各信号のタイミングチャートを示す図であ
る。
る。
【図３】 カウンタ構成の乱数発生回路を示す図であ
る。
る。
１ 発振回路 ２ パワーオンリセット回路 ３ カウンタ ４ 乱数発生回路 ５ インバータ回路 ６ ＡＮＤ回路 ７ ＯＲ回路 ＦＦ１〜ＦＦ８ フリップフロップ Ｇ１〜Ｇ３ ＥＸＯＲ回路
Claims (1)
- 【請求項１】 半導体集積回路を同期動作させるための
クロック信号を発生する発振回路と、前記半導体集積回
路の論理状態を確定させるためのリセット信号を発生す
る初期化回路と、前記クロック信号に同期して所定系列
の乱数を発生する乱数発生回路とを有する半導体装置で
あって、 前記乱数発生回路は、前記リセット信号で初期化される
ことがないとともに、前記発振回路の動作が不安定な状
態でも前記クロック信号が入力されるように構成されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075798A JP3690915B2 (ja) | 1998-04-30 | 1998-04-30 | 乱数発生回路を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075798A JP3690915B2 (ja) | 1998-04-30 | 1998-04-30 | 乱数発生回路を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312078A true JPH11312078A (ja) | 1999-11-09 |
| JP3690915B2 JP3690915B2 (ja) | 2005-08-31 |
Family
ID=14794247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12075798A Expired - Fee Related JP3690915B2 (ja) | 1998-04-30 | 1998-04-30 | 乱数発生回路を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3690915B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096181A1 (fr) * | 2002-05-09 | 2003-11-20 | Niigata Seimitsu Co., Ltd. | Dispositif, procede et programme de production de valeurs initiales de nombres aleatoires |
| US7376687B2 (en) | 2003-03-31 | 2008-05-20 | Nec Electronics Corporation | Pseudo-random number generator |
| JP2010134248A (ja) * | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 半導体集積回路、データの暗号化装置、暗号鍵の生成装置、及び暗号鍵の生成方法 |
| US8364735B2 (en) | 2007-10-17 | 2013-01-29 | Kabushiki Kaisha Toshiba | Test method of integrated circuit with random-number generation circuit and integrated circuit with random-number generation circuit |
| JP2016076741A (ja) * | 2014-10-02 | 2016-05-12 | Ｎｔｔエレクトロニクス株式会社 | ランダムデータ生成器及びデータ通信端末 |
-
1998
- 1998-04-30 JP JP12075798A patent/JP3690915B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096181A1 (fr) * | 2002-05-09 | 2003-11-20 | Niigata Seimitsu Co., Ltd. | Dispositif, procede et programme de production de valeurs initiales de nombres aleatoires |
| US7376687B2 (en) | 2003-03-31 | 2008-05-20 | Nec Electronics Corporation | Pseudo-random number generator |
| US8364735B2 (en) | 2007-10-17 | 2013-01-29 | Kabushiki Kaisha Toshiba | Test method of integrated circuit with random-number generation circuit and integrated circuit with random-number generation circuit |
| JP2010134248A (ja) * | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 半導体集積回路、データの暗号化装置、暗号鍵の生成装置、及び暗号鍵の生成方法 |
| JP2016076741A (ja) * | 2014-10-02 | 2016-05-12 | Ｎｔｔエレクトロニクス株式会社 | ランダムデータ生成器及びデータ通信端末 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3690915B2 (ja) | 2005-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040713 |
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