KR19980065071U - 집적 회로가 오류로 검사 모드 동작으로 들어가는 것을방지하는 장치 - Google Patents

집적 회로가 오류로 검사 모드 동작으로 들어가는 것을방지하는 장치 Download PDF

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판헨리
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링첸
홀텍마이크로일렉트로닉스인크.
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Abstract

검사 모드 개시 신호를 발생하여 집적 회로를 검사 모드로 들어가게 하는 개시 검사 모드 회로, 및 검사 모드 개시 신호에 응답하여 집적 회로가 정규 동작중에 오류로 검사 모드로 들어가는 것을 방지하는 자동 리셋 회로를 포함하는 집적 회로가 개시되어 있다.

Description

집적 회로가 오류로 검사 모드 동작으로 들어가는 것을 방지하는 장치
본 고안은 집적 회로에 관한 것으로, 특히 집적 회로의 검사 모드 동작을 검출하며, 집적 회로가 오류로 검사 모드로 들어가는 것을 방지하기 위한 집적 회로 내의 회로에 관한 것이다.
집적 회로(IC)는 제조 및 IC 사용중에 여러 단계로 검사될 수도 있다. 예를 들어, 다음의 제조가 수행되어, IC가 그것의 사양에 따르는 함수적인 파라메트릭 특성들을 나타낸다는 것을 입증할 수도 있다.
검사를 용이하게 하기 위해, 종래 기술의 IC에서는 검사 모드 동안 자동 검사 장비에 의해 발생된 검사 신호를 수신하기 위해 특별히 IC에 하나 이상의 입력 및 출력 (I/O) 핀을 추가하는 것이 통상적으로 실용화되었다. 그러나, 추가적 I/O핀으로 인해 IC의 크기가 불필요하게 증가되므로 패키지 비용이 증가된다.
상술된 단점을 극복하기 위해, 다른 종래 기술의 IC는 도 1에 도시된 바와 같이, IC(1)내에 검사 모드 검출 회로(12)를 포함한다. IC(1)는 IC(1)의 정규 동작 동안 본래 I/O 함수가 설계되어 있는 I/O 핀을 갖는 정규 모드 동작 회로(11)을 갖는다. 이러한 I/O 핀은 검사 모드 검출 회로(12)에 의해 차례로 식별되는 검사 모드 개시 신호를 수신하도록 멀티플렉스된다. 따라서, 도 1에 도시된 구성은 추가적 핀을 필요로 하지 않으며 IC(1)의 동작 모드를 검출한다.
검사 모드 입력 단자와 기능적 입력 단자로서 사용되는 멀티플렉싱 기능 핀은 고유의 단점들을 수반한다. 가장 큰 단점은 IC의 경우에 IC의 정규 동작중에 존재하는 예상치 않은 잡음 등 또는 하나 이상의 회로 소자의 드문 오동작으로 인해 정규 동작 중에 오류로 검사 모드로 들어가는 것이 흔하다는 점이다.
이러한 설명을 위해, 정규 동작은 특정 시스템 또는 회로용으로 사용된 후의 IC의 동작을 의미한다. 정규 동작은 검사를 수행할 때 제조중의 IC의 동작과 대조된다. 상술된 단점에 비추어서, 제조중에만 검사 모드로 들어가는 것과 IC가 정규 동작중에 오류로 검사 모드로 들어가는 것을 방지하도록 보호 장치를 취하는 것이 바람직하다.
따라서, 여전히 종래 기술의 IC의 단점을 극복하며, IC의 정규 동작중에 오류로 검사 모드로 들어가는 것을 방지하는 IC가 필요하다.
그러므로, 본 고안의 목적은 검사 동작을 수행하는 여분의 입력 및 출력 핀이 필요없는 IC를 제공하는 것이다.
본 고안의 다른 목적은 검사 모드 트리거 신호를 입력하는데 기능 핀을 사용하는 IC를 제공하는 것이다.
본 고안의 또 다른 목적은 내부 검사 모드 검출 회로를 사용하여 검사 모드를 검출하는 IC를 제공하는 것이다.
본 고안의 또 다른 목적은 기능 핀을 통해 입력되는 검사 모드 트리거 신호를 식별하기 위해 내부 검사 모드 검출 회로를 사용하는 IC를 제공하는 것이다.
본 고안의 또 다른 목적은 IC가 정규 동작 중에 오류로 검사 모드로 들어가는 것을 방지하는 것이다.
이러한 본 고안의 목적을 달성하기 위해, 검사 모드 개시 신호를 발생하여 IC를 검사 모드로 들어가게 하는 개시 검사 모드 회로, 및 검사 모드 개시 신호에 응답하여 IC가 정규 동작중에 오류로 검사 모드로 들어가는 것을 방지하는 자동 리셋 회로가 제공된다.
본 고안의 한 실시예에서, 자동 리셋 회로는 검사 모드 개시 신호의 하강 에지(negative edge)에 응답하여 시스템 개시 구동 신호를 생성하는 하강 에지 전이 검출기 및 시스템 개시 구동 신호에 응답하여 IC를 리셋시키기 위해 제1 리셋 신호를 생성하기 위한 시스템 개시 타이머를 가지며, 제1 리셋 신호는 시스템 개시 구동 신호에 대해 지연을 나타낸다.
본 고안의 한 실시예에서, 개시 검사 모드 회로는 검사 트리거 신호를 수신하기 위한 검사 트리거 신호 입력 단자, 검사 데이타 신호를 수신하기 위한 데이타 입력 단자, 검사 데이타 패턴을 저장하기 위한 메모리, 메모리 및 검사 데이타 입력 단자에 결합되어 있으며 검사 데이타 신호와 검사 데이타 패턴을 비교하여 비교 신호를 생성하는 비교기, D 입력을 가지며 비교 신호를 수신하기 위한 비교기에 결합되어 있는 D 형 플립플롭, 및 플립플롭의 Q 출력에 결합되어 있으며 검사 모드 개시 신호를 생성하는 AND 게이트를 포함한다. 플립플롭은 소정 기간 후에 AND 게이트에 전송되는 Q 입력에서 비교 신호를 재생한다.
본 고안에 따른 IC는 검사 트리거 신호 및 반전된 검사 모드 개시 신호에 응답하여 집적 회로의 정규 동작중에 IC를 리셋시키는 제2 리셋 신호를 발생한다.
본 고안은 IC가 검사 모드 개시 신호를 발생하여 IC를 검사 모드로 들어가게 하는 개시 검사 모드 회로를 포함하는 IC가 오류로 검사 모드로 들어가는 것을 방지하는 방법을 제공한다. 이 방법은 검사 모드 개시 신호의 하강 에지를 검출하는 단계, 검사 모드 개시 신호의 하강 에지에 응답하여 시스템 개시 구동 신호를 생성하는 단계, 및 시스템 개시 구동 신호에 응답하여 IC를 리셋시키는 제1 리셋 신호를 발생하여 IC를 리셋시키는 단계를 포함한다.
본 고안에 따른 한 실시예에서, 본 방법은 시스템 개시 구동 신호에 대해 소정 기간 동안 제1 리셋 신호 발생을 지연시키는 단계를 더 포함한다.
본 고안에 따른 방법은 정규 동작중에 입력되리라 예상되는 데이타 신호와 구별되는 검사 데이타 패턴을 사전 저장하는 단계를 더 포함한다. 본 고안에 따른 다른 단계는 개시 모드 회로내의 메모리에 사전 저장된 검사 데이타 패턴과 개시 검사 모드 회로에 입력된 데이타 신호들 사이에 정합이 위치될 때 검사 모드 개시 신호를 발생하는 단계이다.
도 1은 내부 검사 모드 검출 회로를 갖는 종래 기술의 IC의 개략 블럭도.
도 2는 본 고안의 실시예에 따른 내부 검사 모드 검출 회로를 갖는 IC의 개략 블럭도.
도 3은 도 2의 IC에 대한 신호 파형을 도시하는 타이밍도.
도면의 주요 부분에 대한 부호의 설명
200 : 검사 모드 검출 회로
201 : 게이트 지연 회로
202 : 시프트 레지스터
203, 206, 208, 213 : AND 게이트
205 : 비교기
207 : D형 플립플롭
212 : 파워온 검출기
213 : 인버터
214 : OR 게이트
220 : 자동 리셋 회로
다음은 본 고안을 수행하는 현재 고안된 최적의 모드의 설명이다. 이러한 설명은 한정하는 의미가 아니며 본 고안의 실시예의 기본 원리를 설명하기 위함이다. 본 고안의 범위는 첨부된 청구 범위에 의해 최적으로 정의된다. 임의의 예에서, 공지된 회로 및 구성 성분의 상세한 설명은 본 고안의 불필요한 상세한 설명을 모호하지 않게 하기 위해 생략된다.
도 2는 본 고안의 실시예에 따른 내부 검사 모드 검출 회로를 도시한다. 시스템 클럭 입력핀 CK1, 시스템 클럭 출력핀 CK2, 및 종래 IC의 시스템 리셋 입력핀 RES가 검사 신호 입력 단자로서 사용된다. 시스템 리셋 입력핀 RES은 검사 트리거 신호 입력 단자로서 사용된다. IC의 제조중에 RES는 통상적으로 하이 레벨로 유지된다. 그러나, IC가 정규 동작 동안 사용되면, 정규 동작중에 IC가 리셋될 때 논리 하이 또는 하나의 하이 레벨 펄스가 핀 RES에 인가되는 것을 제외하고는 RES는 통상적으로 로우 레벨로 유지된다.
IC의 제조중에 검사 모드 검출 회로를 활성화하기 위해, 파워온 검출기(212)가 외부 전원으로부터 공급된 전압 VDD을 수신한다. 파워온 검출기(212)는 D형 플립플롭(FF;207)의 R 입력에 논리 하이 또는 하나의 하이 레벨 펄스를 인가하여 FF(207)의 Q 출력을 리셋시켜 로우 레벨 신호를 출력한다.
FF(207)에 하이 레벨 펄스가 인가된 후, 시스템 클럭 출력핀 CK2을 통해 데이타 신호가 게이트 지연 회로(201)에 직렬로 입력된다. AND 게이트(203)은 시스템 클럭 입력핀 CK1으로부터의 판독 인에이블 신호와 반전된 검사 인에이블 신호를 결합한다. 시스템 클럭 입력핀 CK1으로부터의 신호는 클럭 신호열이다. 따라서, AND 게이트(203)의 출력은 시프트 레지스터(SR;202)를 활성화시켜 게이타 지연 회로(201)로부터의 데이타열을 시프트시키도록 동작한다.
판독 전용 메모리(ROM) 또는 프로그램가능 판독 전용 메모리(PROM)과 같은 메모리 디바이스(204)는 검사 데이타 패턴을 사전 저장하는데 사용된다. 제조중에 IC를 검사 모드로 들어가게 할 필요가 있을 때, 검사 데이타 패턴에 대응하는 데이타 패턴이 게이트 지연 회로(201)에 입력된다. 게이트 지연 회로(201)로부터의 데이타 신호는 SR(202)내에 등록된다. 그 후, 비교기(205)는 SR(202)내의 데이타 패턴과 메모리(204)에 사전 저장된 검사 데이타 패턴을 비교한다. 비교기(205)는 SR(202) 및 메모리(204)내의 데이타 패턴들간에 정합(match) 또는 부정합(mismatch)을 각각 나타내는 하이 또는 로우 신호를 출력한다. 그러므로, 비교기(205)로부터의 정합 또는 하이 출력은 IC에 대한 검사 모드를 트리거하도록 작용한다. 그 결과, IC가 정규 동작중에 오류로 검사 모드로 들어가는 것을 방지하기 위한 하나의 보호 장치로서, 정규 동작중에 CK1 및 CK2에서 수신된 통상 데이타 패턴과 매우 상이한 메모리(204) 내의 검사 데이타 패턴을 사전 저장하는 것이 바람직하다.
SR(202)로부터의 데이타 및 비교기(205)로부터의 출력이 입력으로서 AND 게이트(206)에 제공된다. AND 게이트(206)의 출력은 FF9207)의 D 입력에 제공된다. FF(207)에서 고유한 소정의 지연후, FF(207)의 Q 출력에서 D 입력이 나타난다. RES 입력 단자에 의해 제공된 시스템 리셋 신호 및 FF(207)의 Q 출력은 AND 게이트(208)에 입력으로서 제공되어 검사 인에이블 또는 검사 모드 트리거 신호 TEST를 발생한다. 제조중에 RES가 정상적으로 하이 레벨로 유지되기 때문에, FF(207)의 Q 출력으로부터의 하이 레벨 신호는 AND 게이트(208)로 하여금 검사 인에이블 TEST 신호를 나타내는 하이 레벨 출력을 생성시킨다. TEST 신호의 하이 레벨은 반전된 TEST 신호를 로우로 되게 하여, SR(202)가 임의의 또 다른 데이타를 수신하는 것을 방지한다. TEST 신호는 IC가 검사 모드로 들어가게 하는데 사용된다.
IC가 제조중에 검사 모드에서 나올 필요가 있을 때, RES는 로우로 되며, AND 게이트(208)가 로우 레벨 TEST 신호를 차례로 출력시킨다. 로우 레벨 TEST 신호는 반전된 TEST 신호를 하이로 되게 하므로, SR(202)가 게이트 지연 회로(201)로부터 데이타 패턴을 수신하기 시작하는 것을 허용한다. 이것은 메모리(204)에 사전 저장된 검사 데이타 패턴에 대응하는 데이타 패턴이 게이트 지연 회로(201)을 통해 입력될 때 IC가 검사 모드로 다시 들어갈 필요가 있을 때까지 계속된다.
RES가 정규 동작중에 보통 로우 레벨이기 때문에, AND 게이트(208)은 정규 동작중에 보통 검사 모드로 들어가지 않도록 로우 레벨 TEST 신호를 보통 출력한다.
IC는 다음의 방식으로 정규 동작중에 리셋된다. RES는 정규 동작중에 보통 로우 레벨이기 때문에, 하나의 하이 레벨 펄스 신호가 핀 RES에 인가된다. RES가 통상 로우 레벨로 복귀될 때, 인버터(213) 및 OR 게이트(214)가 FF(207)을 리셋시켜 Q 출력으로부터 로우 레벨 신호를 출력한다. FF(207)의 Q 출력으로부터의 로우 레벨 신호는 리셋 주기 동안에 AND 게이트(208)로부터의 TEST 신호를 로우 레벨로 유지시킨다. 로우 레벨 TEST 신호는 일시적으로 하이 레벨 RES 신호에 결합될 때 IC를 리셋시키기 위한 RESET2 신호를 생성하는 AND 게이트(211)의 반전 입력에 인가된다. 그러므로, 이러한 회로 구성은 기능 핀을 여러 용도로 멀티플렉싱하는 잇점을 실현한다.
IC가 정규 동작중에 오류로 검사 모드로 들어가는 것을 방지하는 다른 보호 장치는 RES 신호, 인버터(213) 및 FF(207)의 구성으로 제공된다. 정규 동작중에 RES가 보통 로우 레벨이기 때문에, FF(207)의 R 입력은 정규 동작중에 하이 레벨로 유지되므로 FF(207)의 Q 출력은로우로 유지되므로 AND 게이트(208)의 출력이 로우로 유지된다.
불행히도, RES가 하이로 되어 이전 문단에서 설명된 바와 같이 IC를 리셋할 때, FF(207)의 Q 출력은 하이 레벨 신호를 생성한다. 이것은 환경 잡음 등 또는 FF(207) 또는 다른 임의의 회로 소자의 부주의한 오동작으로 인해 발생될 수 있다. 그 결과, (RESET2가 로우 레벨로 되기 때문에) IC를 리셋시키지 않고 오류로 검사 모드로 들어가도록 TEST 신호가 하이로 된다.
본 고안은 IC가 정규 동작중에 오류로 검사 모드로 들어가는 것을 방지하기 위한 자동 리셋 회로(220)을 제공한다. 자동 리셋 회로(220)은 하강 에지 전이 검출기(209) 및 다음 방식으로 동작하는 시스템 개시 타이머(210)을 포함한다. RES가 하나의 하이 신호이후 정규 로우 레벨로 복귀되면, TEST 신호가 로우로 되며, 이 로우 레벨의 신호는 하강 에지 검출기(209)에 의해 검출된다. TEST 신호의 하이 레벨에서 로우 레벨로의 논리 레벨의 변화에 응답하여, 하강 에지 검출기(209)는 카운터일 수 있는 시스템 개시 타이머(210)을 개시하는 시스템 개시 구동 신호를 발생한다. 타이머(210)은 IC를 리셋시키는 RESET1 신호를 발생한 후 시스템 발진기를 안정화시키는 소정 시간의 지연을 카운트한다. 이것은 IC가 검사 모드로부터 정규 동작으로 전환될 때 발생된다.
따라서, 자동 리셋 회로(220)은 TEST 신호가 하이로부터 로우로 될 때마다 자동 리셋 신호 RESET1를 제공하여 RESET2 신호가 오류로 제공되지 않을 때에도 IC가 RESET1 신호에 의해 리셋되도록 동작된다. IC를 리셋시키면 검사 모드로 들어가는 것을 방지한다.
본 기술 분야의 숙련자는 검사 모드 검출 회로(200)이 정규 동작중에 IC가 검사 모드로 들어가는 것을 방지하기 위한 3개의 보호 장치를 실제로 제공한다는 것을 알 수 있을 것이다. 메모리(204)에 고유의 독특한 데이타 패턴을 사전 저장함으로써 제1 보호 장치가 제공되어, 비교기(205)가 FF(207)로 하여금 검사 인에이블 신호를 발생시킬 가능성이 거의 없다. 정규적 로우 레벨 RES 신호, 인버터(213) 및 FF(207)의 구성에 의해 제2 보호 장치가 제공되며, 일반적으로 정규 동작중에 AND 게이트(208)로 하여금 로우 레벨 신호를 출력시킨다. 자동 리셋 회로(220)에 의해 제2 보호 장치가 제공된다. 이들 3개의 보호 장치는 IC가 정규 동작중에 오류로 검사 모드로 들어가는 것을 매우 어렵게 하는 동시에 검사 모드 동작을 달성하기 위한 멀티플렉스된 핀을 갖는 양호한 IC를 제공한다.
상기 설명은 본 고안의 특정 실시예에 대해 언급하였으나, 본 고안의 사상에서 벗어나지 않고 다양한 변형이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 첨부된 청구 범위는 본 고안의 실제 범위 및 사상내에 속하는 변경을 포함할 것이다.

Claims (15)

  1. 검사 모드 검출 회로를 포함하는 집적 회로에 있어서, 상기 검사 모드 검출 회로는
    검사 트리거 신호를 수신하기 위한 검사 트리거 신호 입력 단자;
    검사 데이타 신호를 수신하기 위한 데이타 입력 단자;
    검사 데이타 패턴을 저장하기 위한 메모리;
    상기 메모리 및 상기 데이타 입력 단자에 결합되어 있으며, 상기 검사 데이타 신호와 상기 검사 데이타 패턴을 비교하여 비교 신호를 생성하는 비교기; 및
    상기 검사 트리거 신호 및 상기 비교 신호에 응답하여, 검사 모드 개시 신호를 발생하여 상기 집적 회로를 검사 모드로 들어가게 하는 수단
    을 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 검사 모드 검출 회로는 상기 검사 트리거 신호 및 반전된 검사 모드 개시 신호에 응답하여 상기 집적 회로의 정규 동작중에 제2 리셋 신호를 발생하는 제1 AND 게이트를 더 포함하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 검사 모드 검출 회로는 상기 집적 회로가 오류로 검사 모드로 들어가는 것을 방지하는 자동 리셋 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서, 상기 자동 리셋 회로는
    상기 검사 모드 개시 신호의 하강 에지(negative edge)에 응답하여 시스템 개시 구동 신호를 생성하는 하강 에지 전이 검출기; 및
    상기 시스템 개시 구동 신호에 응답하여 제1 리셋 신호- 상기 제1 리셋 신호는 상기 시스템 개시 구동 신호에 대해 지연을 나타냄 -를 생성하기 위한 시스템 개시 타이머
    를 포함하는 것을 특징으로 하는 집적 회로.
  5. 제2항에 있어서, 상기 검사 트리거 신호 입력 단자는 상기 집적 회로의 리셋 입력 단자인 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 검사 데이타 신호를 수신하기 위한 상기 데이타 입력 단자는 상기 집적 회로의 시스템 클럭 신호의 출력핀인 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서, 상기 발생 수단은
    상기 데이타 입력 단자 및 상기 비교 신호를 발생하는 상기 비교기에 결합된 제2 AND 게이트;
    D 입력을 가지며 제2 AND 게이트에 결합되어 있으며 상기 비교 신호를 지연시키고 소정 기간 후에 상기 Q 출력에서 상기 비교 신호를 재생하는 D 형 플립플롭; 및
    상기 플립플롭의 Q 출력에 결합되어 있으며 상기 검사 모드 개시 신호를 발생하는 제3 AND 게이트
    를 포함하는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서, 상기 검사 모드 검출 회로는
    외부 전원으로부터 공급 전압을 수신하기 위한 파워온 검출기;
    상기 검사 트리거 신호를 반전하는 인버터; 및
    상기 플립플롭에 결합되어 있으며 상기 파워온 검출기 및 상기 인버터에 응답하여 상기 플립플롭을 리셋시키는 OR 게이트
    를 더 포함하는 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서, 상기 검사 모드 검출 회로는
    상기 비교기에 결합되어 있으며 상기 검사 데이타 신호를 저장하기 위한 시프트 레지스터;
    기록 인에이블 신호를 수신하기 위한 기록 인에이블 입력 단자; 및
    상기 기록 인에이블 신호에 결합되어 있으며 반전된 검사 모드 개시 신호에 응답하여 상기 시프트 레지스터가 상기 검사 데이타 신호를 수용하도록 하는 제4 AND 게이트
    를 더 포함하는 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서, 상기 기록 인에이블 신호 입력 단자는 상기 집적 회로의 시스템 클럭 신호를 입력하기 위한 핀인 것을 특징으로 하는 집적 회로.
  11. 제9항에 있어서, 상기 검사 모드 검출 회로는, 상기 검사 데이타 신호를 지연시키기 위한 상기 시프트 레지스터에 결합되어 있으며 검사 데이타가 상기 시프트 레지스터에서 수신되기 전에 소정 기간 동안 상기 검사 데이타 신호를 지연시키는 게이트 지연 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  12. 집적 회로에 있어서,
    검사 모드 개시 신호를 발생하여 상기 집적 회로를 검사 모드로 들어가게 하는 개시 검사 모드 회로; 및
    상기 검사 모드 개시 신호에 응답하여 상기 집적 회로가 정규 동작중에 오류로 검사 모드로 들어가는 것을 방지하는 자동 리셋 회로
    를 포함하는 것을 특징으로 하는 집적 회로.
  13. 제12항에 있어서, 상기 자동 리셋 회로는
    상기 검사 모드 개시 신호의 하강 에지에 응답하여 시스템 개시 구동 신호를 생성하는 하강 에지 전이 검출기; 및
    상기 시스템 개시 구동 신호에 응답하여 제1 리셋 신호- 상기 제1 리셋 신호는 상기 시스템 개시 구동 신호에 대해 지연을 나타냄 -를 생성하기 위한 시스템 개시 타이머
    를 포함하는 것을 특징으로 하는 집적 회로.
  14. 제13항에 있어서, 상기 개시 검사 모드 회로는
    검사 트리거 신호를 수신하기 위한 검사 트리거 신호 입력 단자;
    검사 데이타 신호를 수신하기 위한 데이타 입력 단자;
    검사 데이타 패턴을 저장하기 위한 메모리;
    상기 메모리 및 상기 데이타 입력 단자에 결합되어 있으며 상기 검사 데이타 신호와 상기 검사 데이타 패턴을 비교하여 비교 신호를 생성하는 비교기; 및
    D 입력을 가지며 상기 비교기에 결합되어 상기 비교 신호를 수신하며, 소정 기간 후에 Q 출력에서 상기 비교 신호를 재생하는 D 형 플립플롭; 및
    상기 플립플롭의 상기 Q 출력에 결합되어 있으며 상기 검사 모드 개시 신호를 발생하는 제1 AND 게이트
    를 포함하는 것을 특징으로 하는 집적 회로.
  15. 제14항에 있어서, 상기 검사 트리거 신호 및 반전된 검사 모드 개시 신호에 응답하여, 상기 집적 회로의 정규 동작중에 제2 리셋 신호를 발생하는 제2 AND 게이트를 더 포함하는 것을 특징으로 하는 집적 회로.
KR2019980006320U 1997-04-21 1998-04-21 집적 회로가 오류로 검사 모드 동작으로 들어가는 것을방지하는 장치 KR19980065071U (ko)

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US08/843,786 US6526536B1 (en) 1996-12-12 1997-04-21 Apparatus within an integrated circuit for preventing the integrated circuit from erroneously entering a test mode operation
US8/843,786 1997-04-21

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