KR900008788B1 - 테이터 회로를 구비한 반도체 집적회로장치 - Google Patents

테이터 회로를 구비한 반도체 집적회로장치 Download PDF

Info

Publication number
KR900008788B1
KR900008788B1 KR1019870007326A KR870007326A KR900008788B1 KR 900008788 B1 KR900008788 B1 KR 900008788B1 KR 1019870007326 A KR1019870007326 A KR 1019870007326A KR 870007326 A KR870007326 A KR 870007326A KR 900008788 B1 KR900008788 B1 KR 900008788B1
Authority
KR
South Korea
Prior art keywords
circuit
test
signal
output
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019870007326A
Other languages
English (en)
Other versions
KR880002183A (ko
Inventor
요시하루 미또노
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰 가부시끼가이샤
Publication of KR880002183A publication Critical patent/KR880002183A/ko
Application granted granted Critical
Publication of KR900008788B1 publication Critical patent/KR900008788B1/ko
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

내용 없음.

Description

테이터 회로를 구비한 반도체 집적회로장치
제1도는 본 발명에 따른 반도체 집적회로의 일실시예의 블록도.
제2도는 논리회로의 데이타 및 클록신호의 파형도.
제3도는 제2도에 도시된 파형도의 확대도.
제4a도는 링 오실레이터의 회로도.
제4b도는 제4a도의 오실레이터의 출력파형도.
제5도는 펄스신호 발생기 회로의 배선도.
제6도는 제5도에서의 회로에 의하여 발생된 신호의 파형도.
제7도는 논리회로의 부분 회로도.
본 발명은 테스터 회로를 구비한 반도체 집적회로, 특히 다이나믹 기능 테스트의 실현을 행할 수 있는 다수의 조합회로 및 순차회로로 구성된 논리회로를 더 구비한 장치에 관한 것이다.
AND 회로 등과 같은 조합논리회로 및 플립플롭회로와 같은 순차회로를 포함하는 논리회로 배열을 갖는 반도체 집적회로가 알려져 있다.
단일 집적회로 칩 혹은 장치는 예를 들면CPU, RAM, EPROM 및 입출력포트 등을 갖는 완전한 마이크로컴퓨터 회로를 제공할 수 있다. 제조중에 상기 반도체 직접회로가 오기능하지 않고 정상 상태로 동작할 수 있는 가를 테스트를 하는 것이 필요하다.
관련기술에 있어서, 상기 반도체 직접회로장치는 제조중에 테스터에 접속되어, 테스터에 의해 발생된 테스트 데이타가 공급되며 이에 의하여 기능테스트를 수행된다. 이 테스트는 테스트 데이타에 응하는 소망출력 데이타가 반도체 직접회로장치로부터 획득되는지를 결정한다.
일반적으로 2종의 기능테스트, 즉 스태틱기능 테스트 및 다이나믹 기능 테스트가 있다. 스테틱 기능 테스트에 있어서, 테스트 데이타는 반도체 직접회로 장치에 공급되고 소정시간의 경과후에 출력데이타가 페치(fetch)되어, 반도체 직접회로장치 논리동작이 정상적으로 수행될 수 있는지를 결정한다. 다이나믹 기능 테스트에 있어서, 테스트 데이타의 각 비트는 상이한 시간 간격에 분리되어 반도체 직접회로장치에 공급되어 반도체 직접회로가 실시간 동작 속도로 정상적으로 동작할 수 있는지를 결정한다.
반도체 직접회로는 가능한 최고의 회로 동작 속도를 갖도록 설계된다. 그러나 반도체 직접회로는 상술한 기능테스트가 수행되는 종래의 저속도 직접회로로 구성된 테스터에 채택된다. 그래서, 테스터 시스템에 의하여 발생될 수 있는 펄스의 반복성 주파수(repetitive frequency) 범위에는 한계가 있다. 따라서 (테스터가 제조된 이후에 개발된) 반도체 직접회로의 동작 속도가 테스터 시스템의 IC보다 빠를 때, 테스터 회로는 새로이 개발된 반도체 직접회로의 다이나믹 기능테스트에 필요한 고주파 클럭신호를 발생할 수 없다. 주파수에 대한 상한선은 새롭게 개발된 IC에서 각 비트의 적절한 타이밍을 위하여는 불충분하다. 따라서 다이나믹 기능 테스트가 수행될 수 없다는 문제점이 발생한다.
후에 제2도 및 제3도에서 서술되는 바와같이 각 플립플롭간에 지연시간이 있다. 예를들면, 디멀티플라이어의 1/2로써 기능을 위한 가령, 4플립플롭을 갖는 n 스테이지(n=4) 시프트 레지스터는 입력주파수의 1/16을 출력할 것이다. 이 경우에 세트업 시간이 짧으면, 입력노드에서의 HIGH 레벨신호는 LOW 레벨신호로 간주될 수 있다. 그러나 테스터 시스템을 이용하여 그런 오기능이 검사될지라도, 테스터 시스템은 고주파 클록신호를 발생할 능력을 갖고 있지 않다. 따라서, 회로의 오기능은 검출될 수 없다. 테스터 시스템은 오동작했다는 결과를 제공하지 않는다.
따라서 테스터와 관련된 이전 기술의 반도체 집접회로는 스태틱 테스트를 사용하는 시뮬레이션에 의해서만 고속동작을 식별할 수 있다.
본 발명은 이러한 문제점을 해결코자 한 것이다.
본 발명의 목적은 다이나믹 기능 테스트가 오기능없이 수행될수 있는 반도체 직접회로를 제공하는 것이다.
본 발명에 따르면, 다수의 조합회로 및 순차 회로를 포함하는 논리회로; 테스트중에 외부제어신호를 수신하고 소정 반복성 주파수를 갖는 클럭신호를 발생하기 위한 오실레이터 회로; 클럭신호를 수신하고 상이한 타이밍을 갖는 다수의 테스트 펄스신호를 발생하고 소정 시주기에 스트로브신호를 발생하기 위한 펄스 신호 발생기회로; 스트로브신호와 동기로 외부 소오스로부터의 내입 테스트 패턴 데이타에 응하여 다수의 테스트 펄스신호를 패칭하고 논리회로에 테스트 펄스신호를 공급하기 위한 게이트 회로; 및 테스트 펄스신호를 수신하는 논리회로로부터의 다수의 출력신호를 보유하기 위한 그 다수의 출력신호를 출력데이타로서 외부에 출력하기 위한 레지스터 회로를 포함하는 단일 칩으로 형성된 반도체 집적회로장치가 제공되었다. 본 발명에 따르면 다수의 조합회로 및 순차회로를 포함하는 논리회로; 테스트중 외부제어신호를 수신하고 소정 반복성 주파수를 갖는 클록신호를 발생하기 위한 오실레이터 회로; 클록신호를 수신하고 상이한 타이밍을 갖는 다수의 테스트 펄스신호를 발생하고 소정 시주기에 스트로브신호를 발생하기 위한 펄스신호 발생기회로; 스트로브신호와 동기로 외부 소오스로부터의 내입 테스트 패턴 데이타에 응하여 다수의 테스트 펄스신호를 페칭하고 논리회로에 테스트 펄스신호를 공급하기 위한 게이트회로; 테스트 펄스신호를 수신하는 논리회로 다수의 출력신호를 기억하여 그 다수의 출력신호를 출력데이타로서 외부에 출력하기 위한 레지스터 회로; 및 반도체 집적회로의 정상 동작을 테스트하는 회로를 포함하며, 테스터 회로와 공동으로 단일칩에 형성된 반도체 집적회로장치의 동작을 테스트하는 테스트 시스템이 또한 제공되었다. 반도체 직접회로의 테스트는 레지스터 회로의 출력데이타와 테스트 패턴 데이타에 의해 결정된 소정의 예상 신호 출력간의 비교에 근거하여 수행된다.
본 발명에 따르면, 오실레이터허회로 및 펄스신호 발생기회로가 논리 회로와 동일 종류의 바이폴라 혹은 MOS 소자에 의해 구성될 수 있다. 그래서, 클럭신호의 반복성 주파수는 논리회로의 동작 속도와 동일하게 될수 있으며 다수의 테스팅 펄스신호의 타이밍도 논리회로의 실시간 동작속도로서 구별될 수 있다.
제1도는 본발명의 반도체 집적회로의 일실시예의 블록도이다. 제1도에서 부재번호(10)는 AND 회로 및 OR 회로등과 가령 플립플롭 및 카운터등과 같은 순차회로의 조합을 포함하는 논리회로를 나타낸다. 논리회로(10)는 테스트의 주체이다. 부재번호(41)는 다이나믹기능 테스트를 가능하게 하기 위하여 논리회로(10), 오실레이터 회로(17), 펄스신호발생기(14), 게이트 회로(11) 및 레지스터회로(15)를 포함하는 반도체 집적회로 칩 혹은 장치를 표시한다.
데이타는 게이트회로(11)의 AND 회로(121 내지 12n)에 의하여 논리 회로(10)에 공급된다. 단자(131 내지 13n)로부터의 데이타 입력은 후에 서술될 것인바, 펄스신호 발생기회로(14)로부터 AND 회로에 공급된 테스트 펄스신호에 부가하여 AND 회로(121 내지 12n)에 공급된다. 테스트 모드에서, 데이타 입력의 논리 HIGH 레벨을 수신하는 AND 회로는 펄스신호 발생기회로(14)로부터의 테스트 펄스신호의 타이밍에 따라 논리회로(10)에 테스트 펄스신호를 공급한다. 정상동작 모드에서 펄스신호 발생기회로(14)로부터의 모든 펄스신호는 단자(131 내지 13n)로부터의 데이타 입력이 AND 게이트(121 내지 12n)를 통하여 논리회로(10)에 공급되도록 하기 위하여 논리 HIGH 레벨이다.
논리회로(10)로부터 이 데이타 출력은
Figure kpo00001
플립플롭을 포함하는 레지스터(15)에 공급되며, 스트로브신호가 펄스신호 발생기(14)로부터 수신될 때 데이타는 플립플롭 회로에 보유되며 그 다음에 단자(161 내지 16n)로부터 출력된다. 레지스터 회로(15)의 각 플립플롭은 정상 동작중에는 논리회로(10)의 일부이다. 테스트가 수행될때는 플립플롭의 어느 하나는 레지스터회로(15)를 형성하기 위해 접속을 스위치 한다.
다이나믹 기능 테스트에 관한 문제점이 서술될 것이다. 제2도의 회로는 2플립플롭회로(FF1 및 FF2) 및 그 사이에 지연회로를 포함한다.
정상 동작중에 제2도의 파형도에 도시된 것처럼, 데이타가 HIGH 레벨에 있고 클록신호(CK)의 펄스① 이 시간(t1)에서 입력될 때, 출력(Q1)은 플립플롭(FF1)의 지연시간(Dff)후 시간(t2)에서 HIGH 레벨까지 상승한다. 지연회로의 n 스테이지 때문에 지연후 시간(t3)에서 플립플롭(FF2)의 입력(D2)은 HiG 레벨로 상승한다. 즉, 시간격(Da) 경과후에 클록신호(CK)의 펄스 ①의 내입로부터 측정된 제2스테이지 플립플롭(FF2) 으로부터 입력(D2) 은 HIGH 레벨상태이 있다. 시간(t3)으로부터 간격(ts) 이후의 시간(t4)에서, 클록 신호(CK)의 다음 펄스 ②는 입력되어서 플립플롭(FF2)은 입력(D2)의 HIGH 레벨상태를 픽업한다.
플립플롭(FF1)의 지연시간(Dff)은 약 150 피코세컨트이다. 예를들면 1 스테이지양의 지연은 200 피코세컨트이며 10 스테이지는 2ns와 동일하다. 따라서, 지연시간(Da)은 예를들어 2.15ns이다. 또한 클럭신호(CK)는 펄스(① 및 ②)를 상승시키기 위하여 예를들면, 3ns의 타이밍을 갖는다. 이것은 또한 전체지연에 더 더해질수 있다.
그러한 논리회로에서, 지연회로의 n 스테이지가 서투르게 디지인되고, 설계 요구치보다 긴 시간 지연이 일어났을 때, 상승파형은 파선에 도시된 것처럼 D2에서 지연된다. 그러한 경우, D2의 입력이 시간(t5)에서 HIGH 레벨까지 상승할 때 클록신호(CK) 펄스 ②의 상승으로 인하여 플립플롭(FF2)은 LOW 레벨을 선택한다. 즉, 세트업 시간(ts)이 매우 짧을 때 상기 언급한 정확한 타이밍 조건이 요구된다.
제3도는 제2도에 도시된 회로가 종래 테스터에 의하여 테스트 될 때 얻어지는 파형이다. 종래의 외부 테스터로부터의 클록신호(TESTER)(CK)는 예를들면 수십 n sec 의 타이밍으로 입력된다. 테스터의 클럭신호는 오실레이터(17)를 위한 제어신호로서 사용된다. 테스터로부터의 클럭신호펄스 ①과 ②간의 시간격이 수십 n sec 이며, 제1펄스 ①로부터 플립플롭(FF2)의 입력(D2)이 상승하는 시점까지의 시간격(Da)보다 훨씬 크다. 따라서 입력(D2)이 제3도의 파선으로 도시된 것처럼 지연된다면 지연시간은 제2펄스 ②에 의해 검출될 수 없다. 즉, 제2클록펄스 ②가 발생할 때 FF2 에 의해 픽업된 입력(D2)의 레벨이 HIGH 레벨에 있다. 그래서, 파선(FF2)에 의하여 도시된 입력(D2)에서의 지연에도 불구하고 테스터는 논리회로의 오기능을 검출할 수 없다.
이와는 대조적으로 제1도에 도시된 본 발명에 짧은 타이밍을 가지는 테스팅하기 위한 클록신호를 발생할 수 있는 오실레이터회로(17)에 펄스신호 발생기회로(14)가 테스트되도록 하기 위하여 칩상에 제공된다. 본 발명에서, 테스터(50)로부터의 소정 입력데이타가 다이나믹 기능 테스트를 할수 있도록 하기 위하여 논리 회로에 의하여 발생되는 고속 타이밍 펄스에 의해 논리회로에 공급되도록 설계된다.
제4도는 제1도에 도시된 링 오실레이터회로(17)를 예시한다. 도면에서, 홀수개의 NAND 회로(181 내지 18i)가 루우프를 형성하며 HIGH 전위레벨 제어신호가 단자(19)에 인가되며 오실레이션이 발생하여 소정 주파수의 클럭신호가 단자(20)로부터 출력된다. 클럭신호는 펄스신호 발생기회로(14)에 전달된다.
NAND 회로(181 내지 18n)는 논리회로(19)를 형성하는 NAND회로와 동일 구성을 갖고 있으며 논리회로(10)의 동일 바이폴라 혹은 CMOS 회로로 구성되어 있다. 논리회로(10)의 동작속도가 빠를수록 NAND회로 (181 내지 18n)의 동작 속도(지연시간)에 응하는 클록신호의 주파수는 더 높다. 결과적으로 후에 서술될 테스트 펄스신호의 펄스폭은 다이나믹 기능 테스트가 완전히 종료될 수 있는 것 만큼 작게 만들어질수 있다.
제1도에 도시된 것처럼, 펄스신호 발생기회로(14)는 오실레이터회로(17)로부터 클럭신호 및 단자(19)를 통하여 테스터(50)로부터 제어신호를 수신하며 소정시간간격에 테스트 펄스신호 및 스트로브신호를 발생한다. 펄스신호 발생기회로(14)의 일예는 제5도에 부분 도시되었다.
제5도에는 (제6a도에 도시된) 단자(25)에 대한 클록신호 입력이 직렬 접속된 D형 플립플롭(261, 262, 263 및 264) 각각에 의해 분배 되었고, 각 플립플롭(261, 262, 263 및 264)은 제6b, 6c, 6d 및 6e도에 도시된 신호를 각각 발생한다. 단지 테스트 동작의 경우에 있어, HIGH 전위레벨을 갖는 제어신호(CNT)는 단자(27) 에 입력된다.
제어신호(CNT)가 HIGH 전위레벨에 있을 때, AND 회로(28)는 클록신호(A)의 모두 16클록 사이클린 테스트 펄스신호(제6f도)를 발생한다. AND 회로(28)로의 입력은 클록신호(A), 제어신호(CNT) 및 플립플롭(262, 263, 264)의 각 출력이며, AND 회로(28)는 차례로 OR 회로(29)를 통하여 단자(30)로 출력되는 신호(F)를 출력하고 신호(F')는 인버터 논리회로에 의해 제공된다. AND 회로(31)는 제6g도에 도시된 것처럼 제어신호(CNT) 및 모두 16클록 사이클린 플립플롭(261, 262, 263 및 264) 의 각 출력(B, C, D, E)으로부터 테스트 펄스신호를 발생시킨다. 결과 테스트 펄스신호는 OR 회로(32)를 통하여 단자(33)에 그 신호를 출력한다. AND 회로(34)는 제6h도에 도시된 것처럼 클록신호(A), 제어신호(CNT) 및 모두 16클록 사이클인 플립플롭(261, 262, 263 및 264)의 각 반전된 출력(B, C, D, E)으로부터 스트로브신호를 발생하며 단자(35)로 스트로브신호를 출력한다. AND 회로(37)는 제6e도에 도시된 것처럼 제어신호(CNT) 및 모두16 클록 사이클인 플립플롭(264)의 출력(E)으로부터 테스트 펄스신호를 발생시킨다. 결과 테스트 펄스신호가 OR회로(38)를 통하여 단자(39)로 출력된다.
제어신호(CNT)가 LOW 전위레벨에 있을 때, 즉 정상동작 주기에 있을 때 OR 회로(29, 32, 및 38)는 HIGH 전위레벨에 있다.
제6e, 6f, 6f' 및 6g도에 도시된 테스트 펄스신호는 (제1도) 게이트회로(11)내의 AND회로(121 내지 12n)에 공급된다. 제6h도에 도시된 스트로브신호는 레지스터 회로(15)에 인가되어 단자(40)로부터 출력된다. 따라서 정상동작 주기에서 모든 테스트 펄스신호, 즉 펄스신호 발생기(14)의 OR 회로 (29, 32, 38)의 출력은 단자(131 내지 13n)로부터의 입력 데이타가 게이트(11)를 통하여 논리회로(10)에 공급되도록 하기 위하여 HIGH 레벨이다.
다음에 제5도의 AND 회로의 지연시간의 효과에 대해 서술될 것이다. OR 회로(29)의 출력이 단자(30)로부터 출력될 때, 제6f도에 도시된 테스트 펄스신호는 인버터회로의 지연시간만큼 제6f'도에 도시된 테스트 펄스신호로 지연될 수 있다. 이 방식으로 테스트 펄스신호의 타이밍은 논리회로의 실시간 동작에 응하여 임의로 변화될 수 있다.
상기 언급한 논리회로(10), 게이트회로(11), 펄스신호 발생기회로(14), 레지스터회로(15) 및 오실레이터 회로(17)는 단일 반도체 집적회로 칩(41)으로 형성된다.
상기 서술한 반도체 집적회로(41)의 테스트가 수행될 때, 테스터(50)가 접속된다.
테스터(50)의 제어기(51)는 HIGH 전위레벨의 제어신호를 발생하여 그 신호를 단자(19)를 경유하여 오실레이터회로(17) 및 펄스신호 발생회로(14)에 공급한다. 따라서 펄스신호 발생기회로(14)에 의해 발생된 스토로브신호는 단자(40)를 통하여 제어기(51)에 다시공급된다.
제어기(51)는 상기 서술한 스트로브신호와 동기로 테스터 메모리(52)에 엑세스하며 n 비트의 테스트 패턴 데이타가 테스터 메모리(52)로부터 순서대로 판독된다. 이 테스트 패턴 데이타는 각 어드레스에 대하여 분리되며 상이한 비트 패턴을 갖는다. 테스트 패턴 데이타는 구동기(53)에 의하여 소정 레벨로 증폭되고 반도체 집적회로(41)의 단자(131 내지 13n)에 공급된다. 테스트 패턴 데이타는 게이트회로(11)내에서 AND 회로(121 내지 12n)의 게이팅 기능을 수행한다. AND 회로(121 내지 12n)중, HIGH 전위 레벨신호가 테스트 패턴 데이타에 응하여 공급되는 AND 회로만이 펄스신호 발생기회로(14)로부터 논리회로(10)로 테스트 펄스신호를 통과시킨다.
논리회로(10)의 일부가(제2도와 본질적으로 동일한) 제7도에 도시된 바와 같이, 플립플롭(60, 61), AND 회로(62) 및 그 사이에 접속된 NAND 회로(63, 64)로 형성된다. 이 회로소자의 지연시간은 예를들면 1n sec 이며 오실레이터 회로(17)에 의한 클록신호 출력의 주기는 10n sec 이다.
테스트 펄스(E)는 소정 테스트 패턴 데이타에 따라 제6e도에 도시된 게이트회로(11)로부터 단자(65)에 인가된다. 테스트 펄스(G)는 제6g도에 도시된 단자(66)에 인가되며 테스트 펄스(f')도에 도시된 단자(67)에 인가된다. 따라서 상기 테스트 펄스(G)는 제3도에 도시된 DATA에 대응하며 테스트 펄스(F')는 제3도에 도시된 클록신호에 대응한다.
즉, 제2도와 동일회로인 제7도에서 동일 IC 칩 (41) 내에 펄스신호 발생기회로(14)에 의하여 테스트 펄스(G 및F')가 발생되고 데이타(G)와 클록(CK) (F')으로 논리회로(10)에 입력된다. 이러한 테스팅 펄스(G 및 F')의 타이밍은 정확하며 테스트 펄스(F')는 제3도에 도시된 특히 빠른 클록신호이다. 따라서 제3도에 도시된 바와 같이, 테스트 펄스(F')는 지연회로(62, 63 및 64)의 바람직한 직연에 의하여 부수되는 오기능을 검출할 수 있다.
제7도의 회로가 정상 지연으로 동작할 때, 플립플롭(61)의 출력(68)은 HIGH 전위레벨에 있다. 이와는 반대로, 제7도의 회로가 예외적인 지연으로 동작할 때 플립플롭(61)의 출력(68)은 LOW 전위레벨에 있다. 이방식으로 제7도에 도시된 회로가 요구된 만큼 빠른동작을 할 수 있는가의 여부가 결정된다. 그래서 논리회로(10)의 실시간 동작에 대한 다이나믹 기능 테스트가 수행될 수 있다.
논리회로(10)에 의한 신호출력은 스트로브신호가 레지스터 회로(15)에 수신될 때 래치되며 다음에 출력데이타로서 단자(161 내지 16m)로부터 테스터(50)의 비교기(54)에 공급된다. 출력 데이타는 비트마다 테스터 메모리(52)로부터 판독된 데이타의 값과 비교된다. 제어기(51)는 (스트로브신호와 동기로 발생된)출력제어 신호를 비교기(54)에 공급하며, 출력제어신호가 수신된 후에 비교기(54)는 단자(55)로부터 테스트 결과 데이타를 출력한다. 출력은 예를들면 출력데이타와 예상치 데이타간의 exclusive OR 동작 결과이다. 결과적으로 테스트 패턴 데이타의 비트 패턴이 변경될 때마다, 테스트 결과 데이타는 단자(55)로부터 출력되며 논리회로(10)의 각부에 대한 다이나믹 기능 테스트가 실행된다.

Claims (3)

  1. 다수의 조합회로 및 순차회로에 의하여 형성된 논리회로; 테스트중에 외부제어신호를 수신하고 소정 반복성 주파수를 갖는 클록신호를 발생하는 오실레이터회로; 상기 클록신호를 수신하여 상이한 타이밍을 갖는 다수의 테스트 펄스신호를 발생하고 소정 타이밍 주기에 스트로브신호를 발생하는 펄스신호 발생기회로; 상기 스트로브신호와 동기로 외부 소오스로부터의 내입 테스트 패턴 데이타에 응하여 상기 다수의 테스트펄스 신호를 패칭하고 상기 논리회로에 상기 테스트 펄스신호를 공급하는 게이트회로; 및 상기 테스트 펄스신호를 수신하는 논리회로의 다수의 출력신호를 보유하며 그 테스트 펄스신호를 출력데이타로서 외부에 출력하는 레지스터 회로를 포함하는 단일 칩으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 테스트 결과 데이타는 상기 논리회로의 각부에 대한 다이나믹 기능 테스트를 이행하기 위하여 상기 테스트 패턴 데이타에 있어서 비트 패턴의 차에 응하여 출력되는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 다수의 조합회로 및 순차회로에 의해 형성된 논리회로; 테스트중 외부제어신호를 수신하고 소정반복성 주파수를 갖는 클록신호를 발생하는 오실레이터회로; 상기 클록신호를 수신하고 상이한 타이밍을 갖는 다수의 테스트 펄스신호를 발생하고 소정 시주기에 스트로브신호를 발생하는 펄스신호 발생기회로; 상기 스트로브신호에 동기로 외부 소오스로부터의 내입 테스트 패턴 데이타에 응하여 상기 다수의 테스트 펄스신호를 페칭하고 상기 논리회로에 상기 테스트 펄스신호를 공급하는 게이트 회로; 상기 테스트 펄스신호를 수신하는 논리회로의 다수의 출력신호를 보유하며 그 테스트 펄스신호를 출력데이타로서 외부에 출력하는 레지스터 회로; 및 상기 반도체 집적회로의 정상 동작을 테스트 하는 테스트 회로로 구성되고, 상기 반도체 집적회로의 테스트는 상기 레지스터 회로의 출력 데이타와 상기 테스트 패턴 데이타에 의해 결정된 소정의 예상 신호 출력단의 비교에 근거하여 수행되며, 테스터 회로와 공동으로 단일 칩에 형성된 것을 특징으로 하는 반도체 집적회로 장치의 동작을 테스팅하는 시스템.
KR1019870007326A 1986-07-08 1987-07-08 테이터 회로를 구비한 반도체 집적회로장치 Expired KR900008788B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP160261 1986-07-08
JP61160261A JPH0627785B2 (ja) 1986-07-08 1986-07-08 半導体集積回路
JP61-160261 1986-07-08

Publications (2)

Publication Number Publication Date
KR880002183A KR880002183A (ko) 1988-04-29
KR900008788B1 true KR900008788B1 (ko) 1990-11-29

Family

ID=15711179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870007326A Expired KR900008788B1 (ko) 1986-07-08 1987-07-08 테이터 회로를 구비한 반도체 집적회로장치

Country Status (3)

Country Link
EP (1) EP0252714A3 (ko)
JP (1) JPH0627785B2 (ko)
KR (1) KR900008788B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0252461A (ja) * 1988-08-17 1990-02-22 Nec Kyushu Ltd 半導体装置
JPH0770573B2 (ja) * 1989-07-11 1995-07-31 富士通株式会社 半導体集積回路装置
KR100498477B1 (ko) * 2003-01-14 2005-07-01 삼성전자주식회사 다수의 테스트 모드 활성화신호들을 생성할 수 있는반도체 장치 및 상기 테스트 모드 활성화신호의 생성방법
JP5062956B2 (ja) * 2004-01-26 2012-10-31 東レ株式会社 自動車用外板部材

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4357703A (en) * 1980-10-09 1982-11-02 Control Data Corporation Test system for LSI circuits resident on LSI chips
WO1984002580A1 (en) * 1982-12-27 1984-07-05 Storage Technology Partners Vlsi chip with integral testing circuit

Also Published As

Publication number Publication date
JPS6316276A (ja) 1988-01-23
EP0252714A3 (en) 1989-11-15
EP0252714A2 (en) 1988-01-13
KR880002183A (ko) 1988-04-29
JPH0627785B2 (ja) 1994-04-13

Similar Documents

Publication Publication Date Title
US5606567A (en) Delay testing of high-performance digital components by a slow-speed tester
US5083299A (en) Tester for measuring signal propagation delay through electronic components
US4878209A (en) Macro performance test
JPH0411960B2 (ko)
JP2760284B2 (ja) 半導体集積回路装置
US11283436B2 (en) Parallel path delay line
KR900008788B1 (ko) 테이터 회로를 구비한 반도체 집적회로장치
US4876501A (en) Method and apparatus for high accuracy measurment of VLSI components
US11493553B2 (en) Extended JTAG controller and method for functional reset using the extended JTAG controller
US7725787B1 (en) Testing of a programmable device
US6789219B2 (en) Arrangement and method of testing an integrated circuit
US7254505B2 (en) Method and apparatus for calibrating delay lines
US6172544B1 (en) Timing signal generation circuit for semiconductor test system
US5754063A (en) Method and apparatus to measure internal node timing
US5734662A (en) Period generating device
JPH04274100A (ja) テスト回路内蔵のメモリーｌｓｉ
EP3367114A1 (en) Extended jtag controller and method for functional reset using the extended jtag controller
US10911035B1 (en) Fixed-width pulse generator
KR19990053199A (ko) 테스트를 위한 고속 싱크로너스 메모리 소자
JP2006269477A (ja) 半導体集積回路
JP3335968B2 (ja) 半導体集積回路
US20240418776A1 (en) Integrated-circuit chip for retention cell testing
KR20050051856A (ko) 디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을이용한 디버깅 방법
JP4526176B2 (ja) Ｉｃ試験装置
JP2002350509A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

FPAY Annual fee payment

Payment date: 20041124

Year of fee payment: 15

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20051130

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20051130

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000