JP3335968B2

JP3335968B2 - 半導体集積回路

Info

Publication number: JP3335968B2
Application number: JP31834499A
Authority: JP
Inventors: 章浩鈴木
Original assignee: エヌイーシーアクセステクニカ株式会社
Priority date: 1999-11-09
Filing date: 1999-11-09
Publication date: 2002-10-21
Anticipated expiration: 2019-11-09
Also published as: JP2001141794A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に係
わり、特に集積回路と基板の間の接続テストを行うのに
適した半導体集積回路に関する。

【０００２】

【従来の技術】電子機器の小型化や高機能化と共に、１
つのプリント基板に多くの半導体集積回路（ＩＣ（inte
grated circuit））または大規模集積回路（large scal
e integrated circuit）（以下、半導体集積回路と総称
する。）を組み込むことが普通のこととなっている。半
導体集積回路を実装した基板については、実装後に各半
導体集積回路のそれぞれの端子が基板との間で間違いな
く接続されているかどうかを点検するためのテストが従
来から行われている。

【０００３】このような半導体集積回路と基板との間の
接続テストは、論理を検証するためのテストパターンを
プリント基板の所定の端子に入力し、その出力されるパ
ターンをチェックすることで行われている。しかしなが
ら、近年、半導体集積回路の規模が大規模化してくる
と、テストパターンを入力して検証を行う従来の手法で
は半導体集積回路の接続テストを実現することが困難に
なってきている。そこで、最近ではバウンダリスキャン
という手法でこのような接続テストを行うことが主流と
なってきている。

【０００４】図３は、バウンダリスキャンの行われる半
導体集積回路とその周辺を表わしたものである。基板１
００に実装された半導体集積回路１０１は、基板１００
側に設けられた入力ピン１０２₁、１０２₂、……１０２
_Nと、出力ピン１０３₁、１０３₂、……１０３_Mと電気的
に接続されるようになっており、更に、テストデータ入
力ピン１０４、テストデータ出力ピン１０５、遷移状態
決定用ピン１０６、バウンダリスキャン用クロック入力
ピン１０７およびＴＡＰコントローラリセットピン１０
８の５つのピンとも接続されるようになっている。それ
ぞれの入力ピン１０２₁、１０２₂、……１０２_Nと、出
力ピン１０３₁、１０３₂、……１０３_Mは、対応する各
レジスタ１１１₁、１１１₂、……１１１_N、１１２₁、１
１２₂、……１１２_Mを介して内部ロジック１１３と接続
されるようになっている。半導体集積回路１０１内でこ
れらレジスタ１１１₁、１１１₂、……１１１_N、１１
２₁、１１２₂、……１１２_Mは直列回路を構成するよう
に順に接続されている。直列回路の一端としての第Ｎの
レジスタ１１１_Nにテストデータ入力ピン１０４が接続
されており、第Ｍのレジスタ１１２_Mにテストデータ出
力ピン１０５が接続されている。同じく基板１００側に
設けられた遷移状態決定用ピン１０６、バウンダリスキ
ャン用クロック入力ピン１０７およびＴＡＰコントロー
ラリセットピン１０８はそれぞれ半導体集積回路１０１
内部に設けられたＴＡＰコントローラ１１５に接続され
るようになっている。ＴＡＰコントローラ１１５はこれ
らの信号を基にして、各レジスタ１１１₁、１１１₂、…
…１１１_N、１１２₁、１１２₂、……１１２_Mを制御する
制御信号１１６を出力するようになっている。

【０００５】このような従来の半導体集積回路では、Ｔ
ＡＰコントローラ１１５を制御して、通常動作のモード
とテストモードとを切り替える。そしてテストモードで
は、テストデータ入力ピン１０４から入力されたテスト
データを各レジスタ１１１₁、１１１₂、……１１１_N、
１１２₁、１１２₂、……１１２_Mにシフトさせて所望の
テストパターンを設定することで、接続テストを行うよ
うになっている。バウンダリスキャンについては、たと
えば特開平７−１０４０３５号公報や特開平７−１５９
４８３号公報に開示がある。

【０００６】

【発明が解決しようとする課題】ところが、バウンダリ
スキャンという手法を用いた接続テストでは、図３にも
示したように半導体集積回路に通常の入出力ピンの他に
５つの専用ピンとそれぞれ接続するピンまたは端子を設
ける必要がある。このため、ピンあるいは端子の数に余
裕を持てない半導体集積回路では、バウンダリスキャン
を行うことができないという問題があった。

【０００７】そこで本発明の目的は、バウンダリスキャ
ンを行う場合よりも基板側と接続する専用のピンあるい
は端子を少なくして基板との接続状態をテストすること
のできる半導体集積回路を提供することにある。

【０００８】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）基板に実装するとき基板側の各入力ピンと対
応して接続されるそれぞれの入力端子と、（ロ）基板に
実装するとき基板側の各出力ピンと対応して接続される
それぞれの出力端子と、（ハ）各入力端子に与えられた
信号に対応して各出力端子に所定の論理結果を出力する
内部論理回路と、（ニ）入力端子のそれぞれに入力され
る信号をパラレルに入力してシリアル信号に変換するパ
ラレル−シリアル変換回路と、（ホ）内部論理回路の出
力側と各出力端子の間にそれぞれ対応して配置され、入
力ピンと入力端子あるいは出力ピンと出力端子との間の
接続状態を調べるテストモード以外の通常モードで出力
端子と内部論理回路の出力側をそれぞれ接続する一方、
テストモードではパラレル−シリアル変換回路から出力
される信号を共通の入力信号として選択するセレクタ回
路と、（へ）パラレル−シリアル変換回路から変換後の
シリアル信号を所定の時間間隔で出力させる同期回路と
を半導体集積回路に具備させる。

【０００９】すなわち請求項１記載の発明では、通常モ
ードで基板側の入力ピンから各入力端子を経て内部論理
回路に供給される信号を、パラレル−シリアル変換回路
に入力して、テストモードでは同期回路を用いて変換後
のシリアル信号を出力端子側から基板側の出力ピンに出
力させるようにしている。これにより、各入力ピンの信
号状態や出力ピンに現われる信号をチェックすること
で、入力ピンと入力端子および出力ピンと出力端子との
間の電気的な接続状態を判別することができる。しかも
基板側からはテストモードを指定する信号や同期回路を
動作させる信号を入力するだけで済むので、基板と追加
的に接続する端子またはピンを大幅に減少させることが
できる。

【００１０】請求項２記載の発明では、（イ）基板に実
装するとき基板側の各入力ピンと対応して接続されるそ
れぞれの入力端子と、（ロ）基板に実装するとき基板側
の各出力ピンと対応して接続されるそれぞれの出力端子
と、（ハ）各入力端子に与えられた信号に対応して各出
力端子に所定の論理結果を出力する内部論理回路と、
（ニ）入力端子のそれぞれに入力される信号をパラレル
に入力してシリアル信号に変換するパラレル−シリアル
変換回路と、（ホ）内部論理回路の出力側と各出力端子
の間にそれぞれ対応して配置され、入力ピンと入力端子
あるいは出力ピンと出力端子との間の接続状態を調べる
テストモード以外の通常モードで出力端子と内部論理回
路の出力側をそれぞれ接続する一方、テストモードでは
パラレル−シリアル変換回路から出力される信号を共通
の入力信号として選択するセレクタ回路と、（へ）パラ
レル−シリアル変換回路から変換後のシリアル信号を所
定の時間間隔で出力させる同期回路と、（ト）基板側か
らテストモードの開始を示す信号を入力してこのタイミ
ングで同期回路の動作を開始させ、入力端子の数に相当
する数と等しいかこれよりも多い所定の数だけ変換後の
シリアル信号を出力させた段階でその動作を停止させる
同期回路制御回路とを半導体集積回路に具備させる。

【００１１】すなわち請求項２記載の発明では、通常モ
ードで基板側の入力ピンから各入力端子を経て内部論理
回路に供給される信号を、パラレル−シリアル変換回路
に入力して、テストモードでは同期回路を用いて変換後
のシリアル信号を出力端子側から基板側の出力ピンに出
力させるようにしている。これにより、各入力ピンの信
号状態や出力ピンに現われる信号をチェックすること
で、入力ピンと入力端子および出力ピンと出力端子との
間の電気的な接続状態を判別することができる。しかも
基板側からはテストモードを指定する信号や同期回路を
動作させる信号を入力するだけで済むので、基板と追加
的に接続する端子またはピンを大幅に減少させることが
できる。また、同期回路制御回路は、基板側からテスト
モードの開始を示す信号を入力してこのタイミングで同
期回路の動作を開始させ、入力端子の数に相当する数と
等しいかこれよりも多い所定の数だけ変換後のシリアル
信号を出力させた段階でその動作を停止させるようにし
ている。

【００１２】したがって、この停止状態でセレクタ回路
を経て各出力ピンに加わる信号を特定の信号とすること
で、たとえば半導体集積回路の消費電力をそれ以後低い
レベルに抑えることができる。すなわち、この半導体集
積回路は、基板に実装した後に入力ピンや出力ピンとの
接続状態の良否をチェックすることができるだけでな
く、実装に問題がないとされた後でも、その半導体集積
回路全体を休止状態にする場合にテストモードに設定し
て放置するだけで消費電力を押さえる等の所定の効果を
得ることができる。しかもテストモードを解除すれば、
通常の動作を開始させることができる。

【００１３】なお、入力端子の数に相当する数と等しい
かこれよりも多い所定の数だけ変換後のシリアル信号を
出力させた段階でその動作を停止させるとしたのは、必
ずしも入力端子の数に相当する数だけシリアル信号に変
換後の信号を一斉に出力した後に動作を停止させる必要
がないことを意味している。たとえばこの所定の数が入
力端子の数の整数倍であったとすれば、その倍率だけ繰
り返してテストを行うといったことも可能になり、それ
ぞれについて入力ピン側に加える信号を変化させる等に
より、更に複雑なテストも行うことができる。

【００１４】請求項３記載の発明では、請求項２記載の
半導体集積回路において、同期回路制御回路が同期回路
の動作を停止させた状態でパラレル−シリアル変換回路
から出力される変換後のシリアル信号はＤＣレベルとな
るように対応する入力信号が設定されていることを特徴
としている。

【００１５】これは、既に説明したように同期回路制御
回路が同期回路の動作を停止させた状態で半導体集積回
路の消費電力を押さえるようにするためである。出力ピ
ンをこれ以外の信号状態に設定して電力消費を下げた
り、他の効果を達成することは自由である。

【００１６】請求項４記載の発明では、請求項２記載の
半導体集積回路において、同期回路制御回路は、入力端
子の総数と等しい数の数値を計数するカウンタであるこ
とを特徴としている。

【００１７】すなわち入力端子の総数と等しい数の数値
を計数するカウンタを使用すれば、簡単に最も短い時間
でテストを終了させることができる。

【００１８】請求項５記載の発明では、請求項１または
請求項２記載の半導体集積回路において、各入力端子か
ら内部論理回路のそれぞれの入力端子に接続する信号線
と平行にこれらの入力端子から入力する信号をラッチす
るラッチ回路が設けられており、このラッチ回路の出力
がパラレル−シリアル変換回路に入力されることを特徴
としている。

【００１９】このようにラッチ回路を設けることで、入
力ピンに所定の信号を長時間保持する必要がなくなり、
このための入力制御回路の負担を軽減させることができ
る。

【００２０】請求項６記載の発明では、請求項２記載の
半導体集積回路において、テストモードの開始を示す信
号は、通常モードとテストモードでそれぞれ信号レベル
が異なる２値信号であり、エッジ検出回路がこのテスト
モードの開始を示す信号を入力して所定の立ち上がりあ
るいは立ち下がりのエッジを検出することでテストモー
ドの開始を検出することを特徴としている。

【００２１】すなわち請求項６記載の発明では、たとえ
ば通常モードが信号“０”でテストモードが信号“１”
のような信号形態の信号が半導体集積回路に入力する状
況を想定している。エッジ検出回路はこのような場合に
おける信号レベルの変化を検出する回路である。このよ
うな信号と異なり、テストモード専用のトリガ信号が入
力する場合にはこのような措置を不要とすることもでき
る。

【００２２】

【発明の実施の形態】

【００２３】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２４】図１は本発明の一実施例における半導体集
積回路の構成を表わしたものである。この図１で図３と
同一部分には同一の符号を付しており、これらの説明を
適宜省略する。この半導体集積回路２０１は、基板１０
０側の入力ピン１０２₁、１０２₂、……１０２_Nと、出
力ピン１０３₁、……１０３_Mと図示しない接続手段を介
して接続するようになっている。入力ピン１０２₁、１
０２₂、……１０２_Nは半導体集積回路２０１の内部に配
置された内部ロジック（論理回路）１１３と接続される
ようになっている。また、出力ピン１０３₁、……１０
３_Mは、内部の対応するセレクタ回路２０３₁、……、２
０３_Mを介して内部ロジック１１３と接続されるように
なっている。

【００２５】本実施例の半導体集積回路２０１は、これ
以外に基板１００側のテスト信号入力ピン２０５とクロ
ック入力ピン２０６と接続されている。テスト信号入力
ピン２０５からは半導体集積回路２０１にテスト信号２
０７が入力されるようになっている。クロック入力ピン
２０６からはクロックパルス２０８が入力されるように
なっている。半導体集積回路２０１の内部には、新たに
テスト信号２０７のエッジを検出するためのエッジ検出
回路２１１と、入力ピン１０２₁、１０２₂、……１０２
_Nから入力される信号およびエッジ検出回路２１１の出
力信号としてのエッジ検出回路生成パルス２１２をクロ
ックパルス２０８に同期してラッチするデータラッチ回
路２１３と、エッジ検出回路のエッジ検出回路生成パル
ス２１２をクロックパルス２０８に同期してカウントす
るＮ進カウンタ回路２１４と、このＮ進カウンタ回路２
１４の出力するカウント値２１５とデータラッチ回路２
１３の出力するラッチデータ２１６およびクロックパル
ス２０８を入力して、パラレルデータをシリアルデータ
に変換するパラレル−シリアル変換回路２１７を備えて
いる。パラレル−シリアル変換回路２１７から出力され
るシリアル信号２１８はそれぞれ対応するセレクタ回路
２０３₁、……２０３_Mに入力され、テスト信号２０７が
オンになっているテストモードで接続試験が実行される
ようになっている。

【００２６】このように本実施例の半導体集積回路２０
１は、基板１００側に設けられた入力ピン１０２₁、１
０２₂、……１０２_Nおよび出力ピン１０３₁、……１０
３_Mの他に、同じく基板側に設けられたテスト信号入力
ピン２０５およびクロック入力ピン２０６と接続される
ことになる。このうちのクロック入力ピン２０６は、テ
ストの対象となる半導体集積回路２０１が通常の動作と
して外部のクロックパルスを必要としている場合には、
接続のテストに係わらず必要とするピンである。したが
って、クロックパルスの入力を本来必要とする半導体集
積回路では、テスト用にクロック入力ピン２０６を兼用
することができる。したがって、このような場合には新
たに必要とするピンはテスト信号入力ピン２０５ただ１
本となり、半導体集積回路側の端子あるいはピンの増設
を１つに済ませることができる。これ以外の場合でも、
半導体集積回路側にテストの実施のために必要とする追
加的な端子あるいはピンは２つだけとなる。

【００２７】図２は、本実施例の半導体集積回路の各部
の信号の発生タイミングを表わしたものである。半導体
集積回路２０１のテストを行うとき、図２（ａ）で示す
ように所定の時刻ｔ₁にテスト信号２０７がローレベル
（“ＯＦＦ”）からハイレベル（“ＯＮ”）に変化する
ものとする。同図（ｂ）に示すような位相および周期で
クロックパルス２０８（図２（ｂ））が発生するものと
すると、エッジ検出回路２１１はテスト信号２０７のエ
ッジを検出して、クロックパルス２０８のその後の最初
の立ち上がりの時刻ｔ₂からエッジ検出回路生成パルス
２１２（図２（ｃ））を立ち上げる。エッジ検出回路生
成パルス２１２は、クロックパルス２０８の１周期に相
当する期間の経過後の時刻ｔ₃に立ち下がる。

【００２８】エッジ検出回路生成パルス２１２を入力す
るデータラッチ回路２１３は、この時刻ｔ₃まで入力さ
れるデータのラッチを行ってもこれから出力されるラッ
チデータ２１６（図２（ｄ））の出力を無効としてい
る。すなわち、時刻ｔ₃までの間は、各入力ピン１０
２₁、１０２₂、……１０２_Nからデータラッチ回路２１
３に入力するデータは出力していない。また、クロック
パルス２０８を入力するＮ進カウンタ回路２１４は、エ
ッジ検出回路生成パルス２１２が立ち下がるまでそのカ
ウント値２１５（図２（ｅ））を“０”に保持してい
る。そして、時刻ｔ₃以降はクロックパルス２０８が立
ち上がるたびにカウント値２１５を“１”から順にカウ
ントアップしていく。ただし、本実施例では入力ピン１
０２₁、１０２₂、……１０２_Nの総数Ｎに等しい数値だ
けカウントアップした後はカウント値２１５を数値
“Ｎ”に保持するようになっている。その理由について
は後に説明する。

【００２９】ところで、テスト信号入力ピン２０５にテ
スト信号２０７が入力されて接続テストが開始される
と、このテストの状態で入力ピン１０２₁、１０２₂、…
…１０２_Nのそれぞれに入力されている信号がデータラ
ッチ回路２１３でラッチされ、その値が保持される。こ
のラッチされた信号は、パラレル−シリアル変換回路２
１７に入力されて、それぞれの入力ピン１０２₁、１０
２₂、……１０２_Nに加わった信号をクロックパルス２０
８の立ち上がりに同期して１つずつ順に選択したシリア
ルな信号列としてのシリアル信号２１８（図２（ｆ））
に変換される。このシリアル信号２１８は、それぞれの
セレクタ回路２０３₁、……、２０３_Mに共通して入力さ
れるようになっている。図１で破線で囲んだ回路部品の
範囲がテスト時に動作する回路部分２３１である。

【００３０】すなわち、具体的には時刻ｔ₃からクロッ
クパルス２０８の１周期の間、カウント値２１５が
“１”となる。パラレル−シリアル変換回路２１７は、
カウント値２１５としての信号“１”を入力してパラレ
ル−シリアル変換を行い、次の時刻ｔ₄からクロックパ
ルス２０８の１周期の間、入力ピン１０２₁に入力した
信号をすべてのセレクタ回路２０３₁、……、２０３_Mに
共通して入力する。これらのセレクタ回路２０３₁、…
…、２０３_Mにはテスト信号２０７が入力されるように
なっており、このテスト状態では内部ロジック１１３の
出力の代わりにシリアル信号２１８を選択するようにな
っている。したがって、時刻ｔ₄からクロックパルス２
０８の１周期経過する時刻ｔ₅までの間はすべてのセレ
クタ回路２０３₁、……、２０３_Mから入力ピン１０２₁
に入力された信号としてのシリアル信号２１８（図２で
はこれを信号“＊１”として表わしている。）が出力さ
れる。

【００３１】同様にして、次の時刻ｔ₅からクロックパ
ルス２０８の１周期経過する時刻ｔ₆までの間は、すべ
てのセレクタ回路２０３₁、……、２０３_Mから入力ピン
１０２ ₂に入力された信号としてのシリアル信号２１８
（図２ではこれを信号“＊２”として表わしている。）
が出力されることになる。以下同様にして、クロックパ
ルス２０８の１周期経過するたびに入力ピン１０２₁、
１０２₂、……１０２_Nに入力された信号が順にセレクタ
回路２０３₁、……、２０３_Mから共通して出力され、１
０２_Nに入力された信号が出力された時点でその出力状
態が保持されることになる。

【００３２】これに対して、この半導体集積回路２０１
が通常の動作を行っているときには入力ピン１０２₁、
１０２₂、……１０２_Nに入力されたそれぞれの信号は、
内部ロジック１１３に供給され、その結果としてこれか
ら出力される出力信号２２１ ₁、２２１₂、……２２１_M
がそれぞれ対応するセレクタ回路２０３₁、……、２０
３_Mに入力される。この通常の状態ではこれらのセレク
タ回路２０３₁、……、２０３_Mにテスト信号２０７が入
力されていない。したがって、セレクタ回路２０３₁、
……、２０３_Mは出力信号２２１₁、２２１₂、……２２
１_Mを選択し、出力ピン１０３₁、１０３₂、……１０３_M
のうち対応するものにそれぞれ出力することになる。

【００３３】このような半導体集積回路２０１における
基板１００側のピンとの接続のチェックの様子を説明す
る。テストモードでは、すでに説明したようにそれぞれ
のセレクタ回路２０３₁、……、２０３_Mから同一の信号
が共通して出力される状態となっている。したがって、
パラレル−シリアル変換回路２１７から出力されるシリ
アル信号２１８が信号状態を“０”から“１”あるいは
“１”から“０”に変化させている状態で各出力ピン１
０３₁、……１０３_Mの信号変化を観察し、それぞれ同一
の信号変化を示さないピン１０３があれば、その出力ピ
ン１０３と半導体集積回路２０１の対応するピンまたは
端子は接続が行われていないか、接続が良好に行われて
いない可能性がある。

【００３４】また、入力ピン１０２₁、１０２₂、……１
０２_Nにたとえばオール“１”またはオール“０”の信
号を加えたときには、出力ピン１０３₁、……１０３_Mか
らカウント値２１５が“１”から“Ｎ”に変化する全区
間でオール“１”またはオール“０”の信号が出力され
るはずである。これに係わらずカウント値２１５が所定
の値を示した区間だけ信号状態が反転するような場合が
あったときには、入力ピン１０２₁、１０２₂、……１０
２_Nのうちのその値に対応するピンと半導体集積回路２
０１との接続が行われていないか、良好に接続されてい
ない可能性がある。

【００３５】もちろん、テストモードでのテストが行え
ないような状態のときには、テスト信号入力ピン２０５
やクロック入力ピン２０６と半導体集積回路２０１との
接続が行われていないか、良好に接続されていない可能
性がある。

【００３６】ところで、本実施例の半導体集積回路２０
１は、テストモード以外の通常モードでテスト信号２０
７がオフになっている（図２（ａ）参照）。これを通常
モードにもかかわらず所定の場合にテスト信号２０７を
オンにすることで、基板１００に実装された半導体集積
回路２０１の消費電力を削減する措置を採ることができ
る。すなわち、基板１００上の特定の半導体集積回路２
０１をある時点から未使用状態に設定する場合には、そ
の半導体集積回路２０１のテスト信号入力ピン２０５に
加えるテスト信号２０７をその時点からオンにする。そ
の一方で、入力ピン１０２_Nに加える信号をＤＣレベル
の信号状態に設定する。

【００３７】このようにすると、既に説明したテストモ
ードと同様の動作が開始してＮ進カウンタ回路２１４が
カウント値２１５を“Ｎ”までカウントアップして停止
する。この停止状態ですべてのセレクタ回路２０３₁、
……、２０３_Mから出力ピン１０３₁、……１０３_Mに対
して出力される信号はＤＣレベルとなる。このように出
力ピン１０３₁、……１０３_Mの信号状態がすべてＤＣレ
ベルとなるので、この半導体集積回路２０１による消費
電力を大幅に低減することが可能になる。

【００３８】もちろん、基板１００に実装された幾つか
の半導体集積回路２０１（図１では簡略化のために一つ
しか示していない）のうち動作を再開するものについて
は、その再開の時点でテスト信号２０７をオフに変化さ
せればそれ以後は通常の動作を行わせることができる。

【００３９】なお、以上説明した実施例ではテストモー
ドの期間内にテスト信号２０７を一回だけオフ状態から
オン状態に切り替えて、エッジ検出回路２１１からエッ
ジ検出回路生成パルス２１２をただ一回発生させるもの
として説明したが、これに限るものではない。たとえ
ば、入力ピン１０２₁、１０２₂、……１０２_Nの総数
“Ｎ”とクロックパルス２０８の発生周期によって定ま
るＮ進カウンタ回路２１４のカウント停止までの時間に
多少の余裕を設けた時間を周期としてテスト信号２０７
のオフ、オンを複数回繰り返し発生させ、これに応じて
の入力ピン１０２₁、１０２₂、……１０２_Nに印加する
信号の状態を変化させることで、既に説明した複数のテ
ストをその区間に全部済ませるようにしてもよい。

【００４０】もちろん、テスト終了後あるいは通常動作
終了後ににおける消費電力の低減を特に配慮する必要が
ない場合には、Ｎ進カウンタ回路２１４の自走を停止さ
せる回路構成を採る必要がないことは当然である。

【００４１】

【発明の効果】以上説明したように請求項１〜請求項６
記載の発明によれば、通常モードで基板側の入力ピンか
ら各入力端子を経て内部論理回路に供給される信号を、
パラレル−シリアル変換回路に入力して、テストモード
では同期回路を用いて変換後のシリアル信号を出力端子
側から基板側の出力ピンに出力させるようにした。これ
により、各入力ピンの信号状態や出力ピンに現われる信
号をチェックすることで、入力ピンと入力端子および出
力ピンと出力端子との間の電気的な接続状態を簡単に判
別することができる。しかも基板側からはテストモード
を指定する信号や同期回路を動作させる信号を入力する
だけで済むので、基板と追加的に接続する端子またはピ
ンを大幅に減少させることができ、基板側の配線および
半導体集積回路側の端子の設計を単純化することができ
る。

【００４２】また、請求項２記載の発明によれば、同期
回路制御回路は、基板側からテストモードの開始を示す
信号を入力してこのタイミングで同期回路の動作を開始
させ、入力端子の数に相当する数と等しいかこれよりも
多い所定の数だけ変換後のシリアル信号を出力させた段
階でその動作を停止させるようにしている。したがっ
て、この停止状態でセレクタ回路を経て各出力ピンに加
わる信号を特定の信号とすることで、たとえば半導体集
積回路の消費電力をそれ以後低いレベルに抑えることが
できる。すなわち、この半導体集積回路は、基板に実装
した後に入力ピンや出力ピンとの接続状態の良否をチェ
ックすることができるだけでなく、実装に問題がないと
された後でも、その半導体集積回路全体を休止状態にす
る場合にテストモードに設定して放置するだけで消費電
力を押さえる等の所定の効果を得ることができる。しか
もテストモードを解除すれば、通常の動作を開始させる
ことができる。

【００４３】更に請求項２記載の発明によれば、入力端
子の数に相当する数と等しいかこれよりも多い所定の数
だけ変換後のシリアル信号を出力させた段階でその動作
を停止させることにしたので、たとえばこの所定の数が
入力端子の数の整数倍であったとすると、その倍率だけ
繰り返してテストを行うといったことも可能になり、そ
れぞれについて入力ピン側に加える信号を変化させる等
により、更に複雑なテストも行うことができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における半導体集積回路の構
成を表わしたブロック図である。

【図２】本実施例の半導体集積回路の各部の信号の発生
タイミングを表わしたタイミング図である。

【図３】バウンダリスキャンの行われる従来の半導体集
積回路とその周辺を表わした概略構成図である。

【符号の説明】

１００基板１０２入力ピン１０３出力ピン１１３内部ロジック２０１半導体集積回路２０３セレクタ回路２０５テスト信号入力ピン２０６クロック入力ピン２０７テスト信号２１１エッジ検出回路２１３データラッチ回路２１４Ｎ進カウンタ回路２１７パラレル−シリアル変換回路２３１テスト時に動作する回路部分

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3185 G01R 31/02 H01L 21/66

Claims

(57)【特許請求の範囲】

【請求項１】基板に実装するとき基板側の各入力ピン
と対応して接続されるそれぞれの入力端子と、前記基板に実装するとき基板側の各出力ピンと対応して
接続されるそれぞれの出力端子と、各入力端子に与えられた信号に対応して各出力端子に所
定の論理結果を出力する内部論理回路と、前記入力端子のそれぞれに入力される信号をパラレルに
入力してシリアル信号に変換するパラレル−シリアル変
換回路と、前記内部論理回路の出力側と前記各出力端子の間にそれ
ぞれ対応して配置され、前記入力ピンと入力端子あるい
は出力ピンと出力端子との間の接続状態を調べるテスト
モード以外の通常モードで出力端子と内部論理回路の出
力側をそれぞれ接続する一方、テストモードでは前記パ
ラレル−シリアル変換回路から出力される信号を共通の
入力信号として選択するセレクタ回路と、前記パラレル−シリアル変換回路から変換後のシリアル
信号を所定の時間間隔で出力させる同期回路とを具備す
ることを特徴とする半導体集積回路。
【請求項２】基板に実装するとき基板側の各入力ピン
と対応して接続されるそれぞれの入力端子と、前記基板に実装するとき基板側の各出力ピンと対応して
接続されるそれぞれの出力端子と、各入力端子に与えられた信号に対応して各出力端子に所
定の論理結果を出力する内部論理回路と、前記入力端子のそれぞれに入力される信号をパラレルに
入力してシリアル信号に変換するパラレル−シリアル変
換回路と、前記内部論理回路の出力側と前記各出力端子の間にそれ
ぞれ対応して配置され、前記入力ピンと入力端子あるい
は出力ピンと出力端子との間の接続状態を調べるテスト
モード以外の通常モードで出力端子と内部論理回路の出
力側をそれぞれ接続する一方、テストモードでは前記パ
ラレル−シリアル変換回路から出力される信号を共通の
入力信号として選択するセレクタ回路と、前記パラレル−シリアル変換回路から変換後のシリアル
信号を所定の時間間隔で出力させる同期回路と、前記基板側からテストモードの開始を示す信号を入力し
てこのタイミングで前記同期回路の動作を開始させ、前
記入力端子の数に相当する数と等しいかこれよりも多い
所定の数だけ前記変換後のシリアル信号を出力させた段
階でその動作を停止させる同期回路制御回路とを具備す
ることを特徴とする半導体集積回路。
【請求項３】前記同期回路制御回路が前記同期回路の
動作を停止させた状態で前記パラレル−シリアル変換回
路から出力される変換後のシリアル信号はＤＣレベルと
なるように対応する入力信号が設定されていることを特
徴とする請求項２記載の半導体集積回路。
【請求項４】前記同期回路制御回路は、前記入力端子
の総数と等しい数の数値を計数するカウンタであること
を特徴とする請求項２記載の半導体集積回路。
【請求項５】前記各入力端子から前記内部論理回路の
それぞれの入力端子に接続する信号線と平行にこれらの
入力端子から入力する信号をラッチするラッチ回路が設
けられており、このラッチ回路の出力が前記パラレル−
シリアル変換回路に入力されることを特徴とする請求項
１または請求項２記載の半導体集積回路。
【請求項６】前記テストモードの開始を示す信号は、
通常モードとテストモードでそれぞれ信号レベルが異な
る２値信号であり、エッジ検出回路がこのテストモード
の開始を示す信号を入力して所定の立ち上がりあるいは
立ち下がりのエッジを検出することでテストモードの開
始を検出することを特徴とする請求項２記載の半導体集
積回路。