JP2830730B2 - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
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- JP2830730B2 JP2830730B2 JP6030663A JP3066394A JP2830730B2 JP 2830730 B2 JP2830730 B2 JP 2830730B2 JP 6030663 A JP6030663 A JP 6030663A JP 3066394 A JP3066394 A JP 3066394A JP 2830730 B2 JP2830730 B2 JP 2830730B2
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Description
【０００１】
【産業上の利用分野】本発明はダイナミックメモリに関
し、特にバウンダリ・スキャン技術を適用したダイナミ
ックメモリに関する。
し、特にバウンダリ・スキャン技術を適用したダイナミ
ックメモリに関する。
【０００２】
【従来の技術】電子装置の開発やその製造においては、
通常、所定の段階でその電子装置を構成する実装基板や
モジュール，ＩＣなどに対し、インサーキット・テス
ト，ファンクション・テスト等のテストが実施される。
しかしながら、とめどなく続く電子装置の機能の多様
化，高度化は、その実装基板やモジュール，ＩＣなどに
も波及し、上記のテスト手法では、テストツールの開発
やテストそのものに長期間，長時間を要するだけでな
く、十分なテストができなくなり、開発期間，製造期間
の長期化とコスト増、及び信頼性の低下を招く結果とな
る。
通常、所定の段階でその電子装置を構成する実装基板や
モジュール，ＩＣなどに対し、インサーキット・テス
ト，ファンクション・テスト等のテストが実施される。
しかしながら、とめどなく続く電子装置の機能の多様
化，高度化は、その実装基板やモジュール，ＩＣなどに
も波及し、上記のテスト手法では、テストツールの開発
やテストそのものに長期間，長時間を要するだけでな
く、十分なテストができなくなり、開発期間，製造期間
の長期化とコスト増、及び信頼性の低下を招く結果とな
る。
【０００３】そこで、このような問題を解決しようとす
る機運が生じ、テストツールの開発支援やテストそのも
のの支援補助，効率化を目的とするバウンダリ・スキャ
ン技術が開発され、１９９０年の初期に、ＩＥＥＥ Ｓ
ｔａｎｄａｒｄ １１４９．１−１９９０．“アイイー
イーイー スタンダード テスト アクセス ポートア
ンド バウンダリ・スキャン アーキテクチャ（ＩＥＥ
Ｅ Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏ
ｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−ＳｃａｎＡｒｃｈｉ
ｔｅｃｔｕｒｅ）”として規格化された。
る機運が生じ、テストツールの開発支援やテストそのも
のの支援補助，効率化を目的とするバウンダリ・スキャ
ン技術が開発され、１９９０年の初期に、ＩＥＥＥ Ｓ
ｔａｎｄａｒｄ １１４９．１−１９９０．“アイイー
イーイー スタンダード テスト アクセス ポートア
ンド バウンダリ・スキャン アーキテクチャ（ＩＥＥ
Ｅ Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏ
ｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−ＳｃａｎＡｒｃｈｉ
ｔｅｃｔｕｒｅ）”として規格化された。
【０００４】バンダリ・スキャン技術とは、実装基板や
モジュール，ＩＣ等（以下、これらをデバイスという）
の信号入出力端子と内部回路との間にデータレジスタを
設けてこれらを順次縦続接続してレジスタチェイン（シ
フトレジスタ）を形成し、このレジスタチェインを制御
して各種のテストを行うテスト技術である。
モジュール，ＩＣ等（以下、これらをデバイスという）
の信号入出力端子と内部回路との間にデータレジスタを
設けてこれらを順次縦続接続してレジスタチェイン（シ
フトレジスタ）を形成し、このレジスタチェインを制御
して各種のテストを行うテスト技術である。
【０００５】このバウンダリ・スキャン技術をダイナミ
ックメモリに適用した一般的な例（第１の例）を図４に
示す。
ックメモリに適用した一般的な例（第１の例）を図４に
示す。
【０００６】このダイナミックメモリは、リフレッシュ
制御信号ＲＥＦをはじめとする各種制御信号、並びにデ
ータ及びアドレス信号を含む各種信号ＩＮ１〜ＩＮｍ，
ＯＵＴ１〜ＯＵＴｎを外部回路との間で授受する複数の
信号端子ＴＩ１〜ＴＩｍ，ＴＩｒ，ＴＯ１〜ＴＯｎと、
メモリセルアレイ，アドレス選択回路及び書込み・読出
し制御回路を含み伝達された各種信号に従ってデータの
書込み，読出し及びリフレッシュ動作を行い所定の信号
を出力する内部回路１と、リフレッシュ制御信号入力端
に伝達された信号のアクティブレベルに応答して所定の
タイミングでリフレッシュ要求信号ＲＲＱを発生するリ
フレッシュタイマ２と、外部からのテスト用データＴＤ
Ｉ、テストモード設定信号ＴＭＳ及びテストクロックＴ
ＣＫを受けてアクティブレベルの内部テストモード信号
ＩＴＭ、この内部テストモード信号ＩＴＭのアクティブ
レベルの所定の期間に所定のタイミングでアクティブレ
ベル，インアクティブレベル，アクティブレベルと変化
するデータシフト制御信号ＳＣＮ、このデータシフト制
御信号ＳＣＮのアクティブレベルの期間に順次アクティ
ブレベルとなるデータシフトクロックＳＣＫ、並びに内
部テストモード信号ＩＴＭのアクティブレベルの期間中
のデータシフト制御信号のインアクティブレベルの期間
に所定のタイミングでアクティブレベルとなる内部テス
ト実行信号ＩＴＥ及びこの内部テスト実行信号より所定
の期間遅れてアクティブレベルとなるテスト実行結果伝
達制御信号ＲＴＣを含む内部バウンダリ・スキャン制御
信号を発生するバウンダリ・スキャン・テスト制御回路
（以下、ＢＳＴ制御回路という）３と、複数の端子ＴＩ
１〜ＴＩｍ，ＴＩｒ，ＴＯ１〜ＴＯｎそれぞれと対応し
て設けられ、上記内部バウンダリ・スキャン制御信号に
従って、内部テストモード信号ＩＴＭがインアクティブ
レベルの通常の動作モードのときは信号端子ＴＩ１〜Ｔ
Ｉｍ，ＴＯ１〜ＴＯｎとの間及び信号端子ＴＩｒとリフ
レッシュタイマのリフレッシュ制御信号入力端との間の
信号の伝達を行い、内部テストモード信号ＩＴＭがアク
ティブレベルの内部テストモードのときは互いに順次縦
続接続されて複数段のシフトレジスタを形成し外部から
のテスト用データの後段側への順次シフト、所定の段の
信号の内部回路１への伝達、並びに内部回路からの信号
の所定の段への取込み、並びに取込まれた信号の後段側
への順次シフト及び最後段からの信号出力を行う複数の
レジスタＲＢＩ１〜ＲＢＩｍ，ＲＢＩｒ，ＲＢＯ１〜Ｒ
ＢＯｎとを有する構成となっている。
制御信号ＲＥＦをはじめとする各種制御信号、並びにデ
ータ及びアドレス信号を含む各種信号ＩＮ１〜ＩＮｍ，
ＯＵＴ１〜ＯＵＴｎを外部回路との間で授受する複数の
信号端子ＴＩ１〜ＴＩｍ，ＴＩｒ，ＴＯ１〜ＴＯｎと、
メモリセルアレイ，アドレス選択回路及び書込み・読出
し制御回路を含み伝達された各種信号に従ってデータの
書込み，読出し及びリフレッシュ動作を行い所定の信号
を出力する内部回路１と、リフレッシュ制御信号入力端
に伝達された信号のアクティブレベルに応答して所定の
タイミングでリフレッシュ要求信号ＲＲＱを発生するリ
フレッシュタイマ２と、外部からのテスト用データＴＤ
Ｉ、テストモード設定信号ＴＭＳ及びテストクロックＴ
ＣＫを受けてアクティブレベルの内部テストモード信号
ＩＴＭ、この内部テストモード信号ＩＴＭのアクティブ
レベルの所定の期間に所定のタイミングでアクティブレ
ベル，インアクティブレベル，アクティブレベルと変化
するデータシフト制御信号ＳＣＮ、このデータシフト制
御信号ＳＣＮのアクティブレベルの期間に順次アクティ
ブレベルとなるデータシフトクロックＳＣＫ、並びに内
部テストモード信号ＩＴＭのアクティブレベルの期間中
のデータシフト制御信号のインアクティブレベルの期間
に所定のタイミングでアクティブレベルとなる内部テス
ト実行信号ＩＴＥ及びこの内部テスト実行信号より所定
の期間遅れてアクティブレベルとなるテスト実行結果伝
達制御信号ＲＴＣを含む内部バウンダリ・スキャン制御
信号を発生するバウンダリ・スキャン・テスト制御回路
（以下、ＢＳＴ制御回路という）３と、複数の端子ＴＩ
１〜ＴＩｍ，ＴＩｒ，ＴＯ１〜ＴＯｎそれぞれと対応し
て設けられ、上記内部バウンダリ・スキャン制御信号に
従って、内部テストモード信号ＩＴＭがインアクティブ
レベルの通常の動作モードのときは信号端子ＴＩ１〜Ｔ
Ｉｍ，ＴＯ１〜ＴＯｎとの間及び信号端子ＴＩｒとリフ
レッシュタイマのリフレッシュ制御信号入力端との間の
信号の伝達を行い、内部テストモード信号ＩＴＭがアク
ティブレベルの内部テストモードのときは互いに順次縦
続接続されて複数段のシフトレジスタを形成し外部から
のテスト用データの後段側への順次シフト、所定の段の
信号の内部回路１への伝達、並びに内部回路からの信号
の所定の段への取込み、並びに取込まれた信号の後段側
への順次シフト及び最後段からの信号出力を行う複数の
レジスタＲＢＩ１〜ＲＢＩｍ，ＲＢＩｒ，ＲＢＯ１〜Ｒ
ＢＯｎとを有する構成となっている。
【０００７】また、レジスタＲＢＩ１〜ＲＢＩｍ，ＲＢ
Ｉｒ，ＲＢＯ１〜ＲＢＯｎはそれぞれ、図５に示すよう
に、対応する信号端子（又は内部回路１の対応する信号
入出力端）と接続する第１の入力端ＰＩと、内部回路１
の対応する信号入出力端（又は対応する信号端子）と接
続する第１の出力端ＲＰＯと、シフトレジスタを形成し
たときの前段側の出力信号（最前段にあっては外部から
のテスト用データＴＰＩ）を受ける第２の入力端ＳＩ
と、後段側へ信号を伝達する（最後段にあっては外部へ
信号を出力する）第２の出力端ＲＰＯと、データシフト
制御信号ＳＣＮに従って第１，第２の入力端ＰＩ，ＳＩ
の信号の一方を選択するセレクタＳＬ１と、データシフ
トクロックＳＣＫ及び内部テスト結果伝達制御信号ＲＴ
Ｃに従ってセレクタＳＬ１の出力信号をラッチし第２の
出力端ＳＯへ出力するＤ型フリップフロップＦＦ１と、
内部テスト実行信号ＩＴＥに従ってＤ型フリップフロッ
プＦＦ１の出力信号をラッチし出力するＤ型フリップフ
ロップＦＦ２と、内部テストモード信号ＩＴＭに従って
第１の入力端の信号及びＤ型フリップフロップＦＦ２の
出力信号の一方を選択し第１の出力端ＰＲＯから出力す
るセレクタＳＬ２とを備え、内部テストモード信号ＩＴ
Ｍがインアクティブレベルの期間には第１の入力端ＰＩ
の信号を第１の出力端ＲＰＯに伝達し、アクティブレベ
ルの期間には、データシフト制御信号ＳＣＮのアクティ
ブレベルの期間にデータシフトクロックＳＣＫに同期し
て第２の入力端ＳＩの信号を取込んで保持し第２の出力
端ＳＯに伝達しこのデータシフト制御信号ＳＣＮのイン
アクティブレベルの期間には内部テスト実行信号ＩＴＥ
のアクティブレベルに応答して保持した信号を第２の出
力端ＳＯに伝達しテスト実行結果伝達制御信号ＲＴＣの
アクティブレベルに応答して第１の入力端ＰＩの信号を
取込み保持し第２の出力端ＳＯに伝達する構成となって
いる。
Ｉｒ，ＲＢＯ１〜ＲＢＯｎはそれぞれ、図５に示すよう
に、対応する信号端子（又は内部回路１の対応する信号
入出力端）と接続する第１の入力端ＰＩと、内部回路１
の対応する信号入出力端（又は対応する信号端子）と接
続する第１の出力端ＲＰＯと、シフトレジスタを形成し
たときの前段側の出力信号（最前段にあっては外部から
のテスト用データＴＰＩ）を受ける第２の入力端ＳＩ
と、後段側へ信号を伝達する（最後段にあっては外部へ
信号を出力する）第２の出力端ＲＰＯと、データシフト
制御信号ＳＣＮに従って第１，第２の入力端ＰＩ，ＳＩ
の信号の一方を選択するセレクタＳＬ１と、データシフ
トクロックＳＣＫ及び内部テスト結果伝達制御信号ＲＴ
Ｃに従ってセレクタＳＬ１の出力信号をラッチし第２の
出力端ＳＯへ出力するＤ型フリップフロップＦＦ１と、
内部テスト実行信号ＩＴＥに従ってＤ型フリップフロッ
プＦＦ１の出力信号をラッチし出力するＤ型フリップフ
ロップＦＦ２と、内部テストモード信号ＩＴＭに従って
第１の入力端の信号及びＤ型フリップフロップＦＦ２の
出力信号の一方を選択し第１の出力端ＰＲＯから出力す
るセレクタＳＬ２とを備え、内部テストモード信号ＩＴ
Ｍがインアクティブレベルの期間には第１の入力端ＰＩ
の信号を第１の出力端ＲＰＯに伝達し、アクティブレベ
ルの期間には、データシフト制御信号ＳＣＮのアクティ
ブレベルの期間にデータシフトクロックＳＣＫに同期し
て第２の入力端ＳＩの信号を取込んで保持し第２の出力
端ＳＯに伝達しこのデータシフト制御信号ＳＣＮのイン
アクティブレベルの期間には内部テスト実行信号ＩＴＥ
のアクティブレベルに応答して保持した信号を第２の出
力端ＳＯに伝達しテスト実行結果伝達制御信号ＲＴＣの
アクティブレベルに応答して第１の入力端ＰＩの信号を
取込み保持し第２の出力端ＳＯに伝達する構成となって
いる。
【０００８】次にこのダイナミックメモリの動作につい
て、図６に示された各部信号のタイミング図を併せて参
照し説明する。
て、図６に示された各部信号のタイミング図を併せて参
照し説明する。
【０００９】まず、内部テストモード信号ＩＴＭが低レ
ベルのインアクティブレベルのときには、セレクタＳＬ
２により、各レジスタの第１の入力端ＰＩの信号が第１
の出力端ＲＰＯに伝達され、信号端子ＴＩ１〜ＴＩｍの
信号（ＩＮ１〜ＩＮｍ）が内部回路１に、内部回路１の
出力信号が信号端子ＴＯ１〜ＴＯｎに伝達され、内部回
路１は通常の書込み動作、読出し動作を行い、その結果
が信号端子ＴＯ１〜ＴＯｍから出力される。また、信号
端子ＴＩｒのリフレッシュ制御信号ＲＥＦがリフレッシ
ュタイマ２に伝達され、このリフレッシュタイマ２はリ
フレッシュ制御信号ＲＥＦのアクティブレベルに応答し
て順次リフレッシュ要求信号ＲＲＱを発生し内部回路１
に伝達する。そして内部回路１は、このリフレッシュ要
求信号ＲＲＱに従ってリフレッシュ動作を行う。
ベルのインアクティブレベルのときには、セレクタＳＬ
２により、各レジスタの第１の入力端ＰＩの信号が第１
の出力端ＲＰＯに伝達され、信号端子ＴＩ１〜ＴＩｍの
信号（ＩＮ１〜ＩＮｍ）が内部回路１に、内部回路１の
出力信号が信号端子ＴＯ１〜ＴＯｎに伝達され、内部回
路１は通常の書込み動作、読出し動作を行い、その結果
が信号端子ＴＯ１〜ＴＯｍから出力される。また、信号
端子ＴＩｒのリフレッシュ制御信号ＲＥＦがリフレッシ
ュタイマ２に伝達され、このリフレッシュタイマ２はリ
フレッシュ制御信号ＲＥＦのアクティブレベルに応答し
て順次リフレッシュ要求信号ＲＲＱを発生し内部回路１
に伝達する。そして内部回路１は、このリフレッシュ要
求信号ＲＲＱに従ってリフレッシュ動作を行う。
【００１０】次に、内部テストモード信号ＩＴＭがアク
ティブレベル（高レベル）の内部テストモードの動作に
ついて説明する。
ティブレベル（高レベル）の内部テストモードの動作に
ついて説明する。
【００１１】まず、データシフト制御信号ＳＣＮにより
各種信号入力用の信号端子ＴＩ１〜ＴＩｍ，ＴＩｒとレ
ジスタＲＢＩ１〜ＲＢＩｍ，ＲＢＩｒとの間、及び内部
回路１の信号出力端とレジスタＲＢＯ１〜ＲＢＯｎとの
間が切離されると共に、これらレジスタが第２の入力端
ＳＩ及び第２の出力端ＳＯにより順次縦続接続されて複
数段のシフトレジスタを形成する。そして、データシフ
ト制御信号ＳＣＮのアクティブレベルの期間中順次発生
するデータシフトクロックＳＣＫに同期して最前段のレ
ジスタ（この例ではＲＯＩｒ）の入力端からのテスト用
データＴＤＩが順次後段側へとシフトされ、これらテス
ト用データが対応するレジスタに伝達，保持された時点
でデータシフト制御信号ＳＣＮはインアクティブレベル
となり、データシフトクロックＳＣＫの発生が停止す
る。従って、レジスタ相互間は切離され、信号端子・レ
ジスタ間、レジスタ・内部回路，リフレッシュタイマ間
が接続される。
各種信号入力用の信号端子ＴＩ１〜ＴＩｍ，ＴＩｒとレ
ジスタＲＢＩ１〜ＲＢＩｍ，ＲＢＩｒとの間、及び内部
回路１の信号出力端とレジスタＲＢＯ１〜ＲＢＯｎとの
間が切離されると共に、これらレジスタが第２の入力端
ＳＩ及び第２の出力端ＳＯにより順次縦続接続されて複
数段のシフトレジスタを形成する。そして、データシフ
ト制御信号ＳＣＮのアクティブレベルの期間中順次発生
するデータシフトクロックＳＣＫに同期して最前段のレ
ジスタ（この例ではＲＯＩｒ）の入力端からのテスト用
データＴＤＩが順次後段側へとシフトされ、これらテス
ト用データが対応するレジスタに伝達，保持された時点
でデータシフト制御信号ＳＣＮはインアクティブレベル
となり、データシフトクロックＳＣＫの発生が停止す
る。従って、レジスタ相互間は切離され、信号端子・レ
ジスタ間、レジスタ・内部回路，リフレッシュタイマ間
が接続される。
【００１２】このデータシフト制御信号ＳＣＮのインア
クティブレベルの期間には、まず内部テスト実行信号Ｉ
ＴＭのアクティブレベルに応答して、所定のレジスタ
（この例ではＲＢＩ１〜ＲＢＩｍ）に保持されたデータ
（Ｄ型フリップフロップＦＦ１に保持されたデータＩＮ
１〜ＩＮｍ）がＤ型フリップフロップＦＦ２に取込まれ
てセレクタＳＬ２を通して内部回路１に伝達され、内部
回路１で所定の動作が行なわれる。そして、内部テスト
実行結果伝達制御信号ＲＴＣのアクティブレベルに応答
して、内部回路１の出力信号（出力データ）が所定のレ
ジスタ（この例ではＲＢＯ１〜ＲＢＯｎ）のＤ型フリッ
プフロップＦＦ１に取込まれて保持される。
クティブレベルの期間には、まず内部テスト実行信号Ｉ
ＴＭのアクティブレベルに応答して、所定のレジスタ
（この例ではＲＢＩ１〜ＲＢＩｍ）に保持されたデータ
（Ｄ型フリップフロップＦＦ１に保持されたデータＩＮ
１〜ＩＮｍ）がＤ型フリップフロップＦＦ２に取込まれ
てセレクタＳＬ２を通して内部回路１に伝達され、内部
回路１で所定の動作が行なわれる。そして、内部テスト
実行結果伝達制御信号ＲＴＣのアクティブレベルに応答
して、内部回路１の出力信号（出力データ）が所定のレ
ジスタ（この例ではＲＢＯ１〜ＲＢＯｎ）のＤ型フリッ
プフロップＦＦ１に取込まれて保持される。
【００１３】データシフト制御信号ＳＣＮが再びアクテ
ィブレベルになると、レジスタＲＢＩ１〜ＲＢＩｍ，Ｒ
ＢＩｒ，ＲＢＯ１〜ＲＢＯｎは複数段のシフトレジスタ
を形成し、順次発生するデータシフトクロックに同期し
て、保持されたデータ（信号）が順次後段側へとシフト
され、最後段のレジスタＲＢＯｎの出力端から外部へ出
力される（ＴＤＯ）。
ィブレベルになると、レジスタＲＢＩ１〜ＲＢＩｍ，Ｒ
ＢＩｒ，ＲＢＯ１〜ＲＢＯｎは複数段のシフトレジスタ
を形成し、順次発生するデータシフトクロックに同期し
て、保持されたデータ（信号）が順次後段側へとシフト
され、最後段のレジスタＲＢＯｎの出力端から外部へ出
力される（ＴＤＯ）。
【００１４】こうして、信号端子ＴＩ１〜ＴＩｍ，ＴＩ
ｒ，ＴＯ１〜ＴＯｎの信号と関係なく内部回路１の動作
をテストすることができる。
ｒ，ＴＯ１〜ＴＯｎの信号と関係なく内部回路１の動作
をテストすることができる。
【００１５】この例では、リフレッシュ制御信号ＲＥＦ
を外部から入力してリフレッシュ動作を行う場合のダイ
ナミックメモリについて説明したが、バッテリ・バック
アップ等により低電源電圧で動作してデータ保持を目的
とする動作モードをもつダイナミックメモリでは、電源
電圧を検出して内部リフレッシュ制御信号を発生し、リ
フレッシュタイマを動作させる。このようなダイナミッ
クメモリにバウンダリ・スキャン技術を適用した例（第
２の例）を図７に示す。
を外部から入力してリフレッシュ動作を行う場合のダイ
ナミックメモリについて説明したが、バッテリ・バック
アップ等により低電源電圧で動作してデータ保持を目的
とする動作モードをもつダイナミックメモリでは、電源
電圧を検出して内部リフレッシュ制御信号を発生し、リ
フレッシュタイマを動作させる。このようなダイナミッ
クメモリにバウンダリ・スキャン技術を適用した例（第
２の例）を図７に示す。
【００１６】このダイナミックメモリが図４に示された
ダイナミックメモリと相違する点は、電源電圧が予め設
定されたレベル（例えば、通常の電源電圧を５Ｖとした
とき、２Ｖ）より低下するとアクティブレベルとなる内
部リフレッシュ制御信号ＩＲＥＦを発生するセルフリフ
レッシュ制御回路５を備え、リフレッシュタイマ２のリ
フレッシュ制御信号入力端への信号を、外部からのリフ
レッシュ制御信号ＲＥＦに代えて内部リフレッシュ制御
信号ＩＲＥＦとした点にある。
ダイナミックメモリと相違する点は、電源電圧が予め設
定されたレベル（例えば、通常の電源電圧を５Ｖとした
とき、２Ｖ）より低下するとアクティブレベルとなる内
部リフレッシュ制御信号ＩＲＥＦを発生するセルフリフ
レッシュ制御回路５を備え、リフレッシュタイマ２のリ
フレッシュ制御信号入力端への信号を、外部からのリフ
レッシュ制御信号ＲＥＦに代えて内部リフレッシュ制御
信号ＩＲＥＦとした点にある。
【００１７】このダイナミックメモリでは、電源電圧が
所定のレベルより低下すると、リフレッシュタイマ２か
らリフレッシュ要求信号ＲＲＱが内部回路１に供給さ
れ、内部回路１内でリフレッシュ動作が行なわれる。そ
の他の動作は第１の例と同様である。
所定のレベルより低下すると、リフレッシュタイマ２か
らリフレッシュ要求信号ＲＲＱが内部回路１に供給さ
れ、内部回路１内でリフレッシュ動作が行なわれる。そ
の他の動作は第１の例と同様である。
【００１８】
【発明が解決しようとする課題】上述した従来のダイナ
ミックメモリは、第１の例では、内部テストモード時、
データシフト制御信号ＳＣＮの最初のアクティブレベル
の期間に、各種信号入力用の信号端子と対応レジスタと
の間及び内部回路１の信号出力端と対応レジスタとの間
を切離してレジスタ相互間を縦続接続して複数段のシフ
トレジスタとし、データシフトクロックＳＣＫによりテ
スト用データを順次後段側へシフトして所定のレジスタ
のＤ型フリップフロップＦＦ１に設定，保持させ、デー
タシフト制御信号ＳＣＮの次のインアクティブレベルの
期間にレジスタ相互間を切離して信号端子・レジスタ間
及びレジスタ・内部回路１，リフレッシュタイマ２間を
接続して内部テスト実行信号ＩＴＥにより、所定のレジ
スタのＤ型フリップフロップＦＦ１に保持されているデ
ータをＤ型フリップフロップＦＦ２に取込んで内部回路
１に伝達し、内部回路１に所定の動作を実行させてその
結果を内部テスト実行結果伝達制御信号ＲＴＣにより所
定のレジスタのＤ型フリップフロップＦＦ１に取込み保
持し、データシフト制御信号ＳＣＮの次のアクティブレ
ベルの期間に、再びレジスタ相互間を縦続接続して複数
段のシフトレジスタとし、データシフトクロックＳＣＫ
により、所定のレジスタに保持されたデータを順次後段
側へとシフトして最後段から出力する構成となっている
ので、内部テストモードの期間中、外部からのリフレッ
シュ制御信号ＲＥＦがリフレッシュタイマ２に伝達させ
ず、また、Ｄ型フリップフロップＦＦ１に設定されたテ
スト用データを内部テスト実行信号ＩＴＥによりＤ型フ
リップフロップＦＦ２に取込んでリフレッシュタイマ２
に伝達するため、このＤ型フリップフロップＦＦ２に取
込んだ信号のレベルがリフレッシュ制御信号ＲＥＦのイ
ンアクティブレベルと対応するレベルであると、リフレ
ッシュタイマ２のリフレッシュ制御信号入力端は、内部
テスト実行信号ＩＴＥによってアクティブレベルとなる
までインアクティブレベルのままであり、リフレッシュ
タイマ２からリフレッシュ要求信号ＲＲＱが出力され
ず、従って内部回路１によるリフレッシュ動作が行なわ
れず、記憶データが消失してしまうという問題点があ
る。
ミックメモリは、第１の例では、内部テストモード時、
データシフト制御信号ＳＣＮの最初のアクティブレベル
の期間に、各種信号入力用の信号端子と対応レジスタと
の間及び内部回路１の信号出力端と対応レジスタとの間
を切離してレジスタ相互間を縦続接続して複数段のシフ
トレジスタとし、データシフトクロックＳＣＫによりテ
スト用データを順次後段側へシフトして所定のレジスタ
のＤ型フリップフロップＦＦ１に設定，保持させ、デー
タシフト制御信号ＳＣＮの次のインアクティブレベルの
期間にレジスタ相互間を切離して信号端子・レジスタ間
及びレジスタ・内部回路１，リフレッシュタイマ２間を
接続して内部テスト実行信号ＩＴＥにより、所定のレジ
スタのＤ型フリップフロップＦＦ１に保持されているデ
ータをＤ型フリップフロップＦＦ２に取込んで内部回路
１に伝達し、内部回路１に所定の動作を実行させてその
結果を内部テスト実行結果伝達制御信号ＲＴＣにより所
定のレジスタのＤ型フリップフロップＦＦ１に取込み保
持し、データシフト制御信号ＳＣＮの次のアクティブレ
ベルの期間に、再びレジスタ相互間を縦続接続して複数
段のシフトレジスタとし、データシフトクロックＳＣＫ
により、所定のレジスタに保持されたデータを順次後段
側へとシフトして最後段から出力する構成となっている
ので、内部テストモードの期間中、外部からのリフレッ
シュ制御信号ＲＥＦがリフレッシュタイマ２に伝達させ
ず、また、Ｄ型フリップフロップＦＦ１に設定されたテ
スト用データを内部テスト実行信号ＩＴＥによりＤ型フ
リップフロップＦＦ２に取込んでリフレッシュタイマ２
に伝達するため、このＤ型フリップフロップＦＦ２に取
込んだ信号のレベルがリフレッシュ制御信号ＲＥＦのイ
ンアクティブレベルと対応するレベルであると、リフレ
ッシュタイマ２のリフレッシュ制御信号入力端は、内部
テスト実行信号ＩＴＥによってアクティブレベルとなる
までインアクティブレベルのままであり、リフレッシュ
タイマ２からリフレッシュ要求信号ＲＲＱが出力され
ず、従って内部回路１によるリフレッシュ動作が行なわ
れず、記憶データが消失してしまうという問題点があ
る。
【００１９】また、第２の例では、電源電圧が予め設定
されたレベルより低下しないとリフレッシュタイマ２か
らリフレッシュ要求信号ＲＲＱが出力されないため、内
部テストモードを通常の電源電圧で実行した場合、リフ
レッシュ要求信号ＲＲＱが発生せず、第１の例と同様
に、記憶データが消失してしまうという問題点がある。
されたレベルより低下しないとリフレッシュタイマ２か
らリフレッシュ要求信号ＲＲＱが出力されないため、内
部テストモードを通常の電源電圧で実行した場合、リフ
レッシュ要求信号ＲＲＱが発生せず、第１の例と同様
に、記憶データが消失してしまうという問題点がある。
【００２０】本発明の目的は、リフレッシュ動作の制御
が外部からの制御信号によるものであっても、また内部
制御信号によるものであっても、通常の電源電圧で内部
テストモードを実行したときに記憶データを消失しない
ようにすることができるダイナミックメモリを提供する
ことにある。
が外部からの制御信号によるものであっても、また内部
制御信号によるものであっても、通常の電源電圧で内部
テストモードを実行したときに記憶データを消失しない
ようにすることができるダイナミックメモリを提供する
ことにある。
【００２１】
【課題を解決するための手段】本発明のダイナミックメ
モリは、リフレッシュ制御信号をはじめとする各種制御
信号、並びにデータ及びアドレス信号を含む各種信号を
外部回路との間で授受する複数の信号端子と、メモリセ
ルアレイ，アドレス選択回路及び書込み・読出し制御回
路を含み伝達された各種信号に従ってデータの書込み，
読出し，及びリフレッシュ動作を行い所定の信号を出力
する内部回路と、リフレッシュ制御信号入力端に伝達さ
れた信号のアクティブレベルに応答して所定のタイミン
グでリフレッシュ要求信号を発生するリフレッシュタイ
マと、前記複数の信号端子それぞれと対応して設けられ
データシフトクロックを含む内部バウンダリ・スキャン
制御信号に従って通常の動作モードのときは前記複数の
信号端子のうちのリフレッシュ制御信号対応の信号端子
以外の信号端子と前記内部回路との間及び前記リフレッ
シュ制御信号対応の信号端子と前記リフレッシュタイマ
のリフレッシュ制御信号入力端との間の信号の伝達を行
い、内部テストモードのときは互いに順次縦続接続され
て複数段のシフトレジスタを形成し外部からのテスト用
データの後段側への順次シフト、所定の段の信号の前記
内部回路への伝達、前記内部回路からの信号の所定の段
への取込み、並びに取込まれた信号の後段側への順次シ
フト及び最後段からの信号出力を行う複数のレジスタ
と、前記内部バウンダリ・スキャン制御信号に従って通
常の動作モードのときは前記リフレッシュタイマからの
リフレッシュ要求信号を、前記内部テストモードの信号
シフト動作のときは前記データシフトクロックを選択し
前記内部回路のリフレッシュ要求信号入力端に伝達する
選択回路とを有している。
モリは、リフレッシュ制御信号をはじめとする各種制御
信号、並びにデータ及びアドレス信号を含む各種信号を
外部回路との間で授受する複数の信号端子と、メモリセ
ルアレイ，アドレス選択回路及び書込み・読出し制御回
路を含み伝達された各種信号に従ってデータの書込み，
読出し，及びリフレッシュ動作を行い所定の信号を出力
する内部回路と、リフレッシュ制御信号入力端に伝達さ
れた信号のアクティブレベルに応答して所定のタイミン
グでリフレッシュ要求信号を発生するリフレッシュタイ
マと、前記複数の信号端子それぞれと対応して設けられ
データシフトクロックを含む内部バウンダリ・スキャン
制御信号に従って通常の動作モードのときは前記複数の
信号端子のうちのリフレッシュ制御信号対応の信号端子
以外の信号端子と前記内部回路との間及び前記リフレッ
シュ制御信号対応の信号端子と前記リフレッシュタイマ
のリフレッシュ制御信号入力端との間の信号の伝達を行
い、内部テストモードのときは互いに順次縦続接続され
て複数段のシフトレジスタを形成し外部からのテスト用
データの後段側への順次シフト、所定の段の信号の前記
内部回路への伝達、前記内部回路からの信号の所定の段
への取込み、並びに取込まれた信号の後段側への順次シ
フト及び最後段からの信号出力を行う複数のレジスタ
と、前記内部バウンダリ・スキャン制御信号に従って通
常の動作モードのときは前記リフレッシュタイマからの
リフレッシュ要求信号を、前記内部テストモードの信号
シフト動作のときは前記データシフトクロックを選択し
前記内部回路のリフレッシュ要求信号入力端に伝達する
選択回路とを有している。
【００２２】また、外部からのテスト用データ，テスト
モード設定信号及びテストクロックを受けてアクティブ
レベルの内部テストモード信号と、この内部テストモー
ド信号のアクティブレベルの所定の期間に所定のタイミ
ングでアクティブレベルとなるデータシフト制御信号
と、このデータシフト制御信号のアクティブレベルの期
間中順次アクティブレベルとなるデータシフトクロック
と、前記内部テストモード信号のアクティブレベルの期
間中の前記データシフト制御信号のインアクティブレベ
ルの期間中所定の期間アクティブレベルとなる内部テス
ト実行信号及びこの内部テスト実行信号より遅れてアク
ティブレベルとなるテスト実行結果伝達制御信号とを発
生するバウンダリスキャンテスト制御回路を設け、複数
のレジスタそれぞれを、対応する信号端子（又は内部回
路の対応する信号入出力端）と接続する第１の入力端
と、前記内部回路の対応する信号入出力端（又は対応す
る信号端子）と接続する第１の出力端と、シフトレジス
タを形成したときの前段側の出力信号（最前段にあって
は外部からのデータ）を受ける第２の入力端と、後段側
へ信号を伝達する（最後段にあっては外部へ信号を出力
する）第２の出力端とを備え、前記内部テストモード信
号がインアクティブレベルの期間には前記第１の入力端
の信号を前記第１の出力端に伝達し、アクティブレベル
の期間には、前記データシフト制御信号のアクティブレ
ベルの期間に前記データシフトクロックに同期して前記
第２の入力端の信号を取込んで保持し第２の出力端に伝
達しこのデータシフト制御信号のインアクティブレベル
の期間には前記内部テスト実行信号のアクティブレベル
に応答して前記保持した第２の入力端の信号を前記第１
の出力端に伝達し前記テスト実行結果伝達制御信号のア
クティブレベルに応答して前記第１の入力端の信号を取
込み保持し前記第２の出力端に伝達する回路として構成
される。
モード設定信号及びテストクロックを受けてアクティブ
レベルの内部テストモード信号と、この内部テストモー
ド信号のアクティブレベルの所定の期間に所定のタイミ
ングでアクティブレベルとなるデータシフト制御信号
と、このデータシフト制御信号のアクティブレベルの期
間中順次アクティブレベルとなるデータシフトクロック
と、前記内部テストモード信号のアクティブレベルの期
間中の前記データシフト制御信号のインアクティブレベ
ルの期間中所定の期間アクティブレベルとなる内部テス
ト実行信号及びこの内部テスト実行信号より遅れてアク
ティブレベルとなるテスト実行結果伝達制御信号とを発
生するバウンダリスキャンテスト制御回路を設け、複数
のレジスタそれぞれを、対応する信号端子（又は内部回
路の対応する信号入出力端）と接続する第１の入力端
と、前記内部回路の対応する信号入出力端（又は対応す
る信号端子）と接続する第１の出力端と、シフトレジス
タを形成したときの前段側の出力信号（最前段にあって
は外部からのデータ）を受ける第２の入力端と、後段側
へ信号を伝達する（最後段にあっては外部へ信号を出力
する）第２の出力端とを備え、前記内部テストモード信
号がインアクティブレベルの期間には前記第１の入力端
の信号を前記第１の出力端に伝達し、アクティブレベル
の期間には、前記データシフト制御信号のアクティブレ
ベルの期間に前記データシフトクロックに同期して前記
第２の入力端の信号を取込んで保持し第２の出力端に伝
達しこのデータシフト制御信号のインアクティブレベル
の期間には前記内部テスト実行信号のアクティブレベル
に応答して前記保持した第２の入力端の信号を前記第１
の出力端に伝達し前記テスト実行結果伝達制御信号のア
クティブレベルに応答して前記第１の入力端の信号を取
込み保持し前記第２の出力端に伝達する回路として構成
される。
【００２３】また、内部回路が低電源電圧動作状態であ
ることを判別して内部リフレッシュ制御信号を発生する
セルフリフレッシュ制御回路を備え、前記内部リフレッ
シュ制御信号をリフレッシュタイマのリフレッシュ制御
信号入力端に供給するようにした構成を有している。
ることを判別して内部リフレッシュ制御信号を発生する
セルフリフレッシュ制御回路を備え、前記内部リフレッ
シュ制御信号をリフレッシュタイマのリフレッシュ制御
信号入力端に供給するようにした構成を有している。
【００２４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２５】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２６】この実施例が図４に示された従来のダイナ
ミックメモリと相違する点は、データシフト制御信号Ｓ
ＣＮがインアクティブレベルのときはリフレッシュタイ
マ２から出力されたリフレッシュ要求信号を選択し、ア
クティブレベルのときはデータシフトクロックＳＣＫを
選択して内部回路１のリフレッシュ要求信号入力端に伝
達するセレクタ４を設けた点にある。
ミックメモリと相違する点は、データシフト制御信号Ｓ
ＣＮがインアクティブレベルのときはリフレッシュタイ
マ２から出力されたリフレッシュ要求信号を選択し、ア
クティブレベルのときはデータシフトクロックＳＣＫを
選択して内部回路１のリフレッシュ要求信号入力端に伝
達するセレクタ４を設けた点にある。
【００２７】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
【００２８】まず、内部テストモード信号ＩＴＭがイン
アクティブレベル（低レベル）の通常の動作モードのと
きは、データシフト制御信号ＳＣＮもインアクティブレ
ベル（低レベル）であり、セレクタ４はリフレッシュタ
イマ２から出力されたリフレッシュ要求信号ＴＲＱを選
択し、リフレッシュ要求信号ＲＲＱとして内部回路１に
伝達する。その結果、内部回路１のリフレッシュ動作が
実行される。この動作は、図４，図６に示された従来例
と同じである。
アクティブレベル（低レベル）の通常の動作モードのと
きは、データシフト制御信号ＳＣＮもインアクティブレ
ベル（低レベル）であり、セレクタ４はリフレッシュタ
イマ２から出力されたリフレッシュ要求信号ＴＲＱを選
択し、リフレッシュ要求信号ＲＲＱとして内部回路１に
伝達する。その結果、内部回路１のリフレッシュ動作が
実行される。この動作は、図４，図６に示された従来例
と同じである。
【００２９】次に、内部テストモード信号ＩＴＭがアク
ティブレベル（高レベル）の内部テストモードのとき
は、データシフト制御信号ＳＣＮのアクティブレベル
（高レベル）に応答してセレクタ４はデータシフトクロ
ックＳＣＫを選択し、リフレッシュ要求信号ＲＲＱとし
て内部回路１に伝達する。その結果、内部回路１のリフ
レッシュ動作が実行される。データシフト制御信号ＳＣ
Ｎは、内部回路１のテストを実行するためにテスト用デ
ータを各レジスタに設定するときのデータシフト時と、
内部回路１のテスト実行後のテスト結果の信号を外部へ
出力する信号（データ）シフト時にアクティブレベルと
なるので、信号端子の数が増大してデータシフトに長時
間を要する場合でも、記憶データが消失してしまうこと
はない。
ティブレベル（高レベル）の内部テストモードのとき
は、データシフト制御信号ＳＣＮのアクティブレベル
（高レベル）に応答してセレクタ４はデータシフトクロ
ックＳＣＫを選択し、リフレッシュ要求信号ＲＲＱとし
て内部回路１に伝達する。その結果、内部回路１のリフ
レッシュ動作が実行される。データシフト制御信号ＳＣ
Ｎは、内部回路１のテストを実行するためにテスト用デ
ータを各レジスタに設定するときのデータシフト時と、
内部回路１のテスト実行後のテスト結果の信号を外部へ
出力する信号（データ）シフト時にアクティブレベルと
なるので、信号端子の数が増大してデータシフトに長時
間を要する場合でも、記憶データが消失してしまうこと
はない。
【００３０】図３は本発明の第２の実施例を示すブロッ
ク図である。この実施例は、図７に示された第２の従来
例に本発明を適用したものであり、第１の実施例との相
違点は、リフレッシュタイマ２のリフレッシュ制御信号
入力端への信号を、信号端子ＴＩｒ，レジスタＲＢＩｒ
からのリフレッシュ制御信号ＲＥＦに代えて、セルフリ
フレッシュ制御回路５からの内部リフレッシュ制御信号
ＩＲＥＦとした点である。
ク図である。この実施例は、図７に示された第２の従来
例に本発明を適用したものであり、第１の実施例との相
違点は、リフレッシュタイマ２のリフレッシュ制御信号
入力端への信号を、信号端子ＴＩｒ，レジスタＲＢＩｒ
からのリフレッシュ制御信号ＲＥＦに代えて、セルフリ
フレッシュ制御回路５からの内部リフレッシュ制御信号
ＩＲＥＦとした点である。
【００３１】セルフリフレッシュ制御回路５は、電源電
圧が例えば２Ｖより低下しないと内部リフレッシュ制御
信号ＩＲＥＦをアクティブレベルとしないので、通常の
電源電圧（例えば５Ｖ）で内部テストモードを実行した
場合、リフレッシュタイマ２からリフレッシュ要求信号
ＴＲＱは出力されない。しかし、この実施例では、この
場合でも、セレクタ４によりデータシフトクロックＳＣ
Ｋがリフレッシュ要求信号ＲＲＱとして内部回路１に伝
達されるので、内部回路１のリフレッシュ動作が実行さ
れ、記憶データが消失してしまうことはない。
圧が例えば２Ｖより低下しないと内部リフレッシュ制御
信号ＩＲＥＦをアクティブレベルとしないので、通常の
電源電圧（例えば５Ｖ）で内部テストモードを実行した
場合、リフレッシュタイマ２からリフレッシュ要求信号
ＴＲＱは出力されない。しかし、この実施例では、この
場合でも、セレクタ４によりデータシフトクロックＳＣ
Ｋがリフレッシュ要求信号ＲＲＱとして内部回路１に伝
達されるので、内部回路１のリフレッシュ動作が実行さ
れ、記憶データが消失してしまうことはない。
【００３２】
【発明の効果】以上説明したように本発明は、通常の動
作モード時にはリフレッシュタイマから出力されるリフ
レッシュ要求信号を内部回路に供給し、内部テストモー
ド時には、内部テスト実行のためにテスト用データを各
レジスタに設定するときのデータシフト及び内部テスト
実行後に各レジスタに取込まれたテスト結果を外部へ出
力するときのデータシフトを行うデータシフトクロック
をリフレッシュ要求信号として内部回路に供給する構成
としたので、リフレッシュ動作の制御が、外部からの制
御信号によるものであっても、また、電源電圧のレベル
を検出して発生する内部制御信号によるものであって
も、通常の電源電圧で内部テストモードを実行したと
き、記憶データが消失しないようにすることができる効
果がある。
作モード時にはリフレッシュタイマから出力されるリフ
レッシュ要求信号を内部回路に供給し、内部テストモー
ド時には、内部テスト実行のためにテスト用データを各
レジスタに設定するときのデータシフト及び内部テスト
実行後に各レジスタに取込まれたテスト結果を外部へ出
力するときのデータシフトを行うデータシフトクロック
をリフレッシュ要求信号として内部回路に供給する構成
としたので、リフレッシュ動作の制御が、外部からの制
御信号によるものであっても、また、電源電圧のレベル
を検出して発生する内部制御信号によるものであって
も、通常の電源電圧で内部テストモードを実行したと
き、記憶データが消失しないようにすることができる効
果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来のダイナミックメモリの第１の例を示すブ
ロック図である。
ロック図である。
【図５】図５に示されたダイナミックメモリのレジスタ
の具体例を示す回路図である。
の具体例を示す回路図である。
【図６】図４に示されたダイナミックメモリの動作を説
明するための各部信号のタイミング図である。
明するための各部信号のタイミング図である。
【図７】従来のダイナミックメモリの第２の例を示すブ
ロック図である。
ロック図である。
１ 内部回路 ２ リフレッシュタイマ ３ ＢＳＴ制御回路 ４ セレクタ ５ セルフリフレッシュ制御回路 ＦＦ１，ＦＦ２ Ｄ型フリップフロップ ＲＢＩ１〜ＲＢＩｍ，ＲＢＩｒ，ＲＢＯ１〜ＲＢＯｎ
レジスタ ＳＬ１，ＳＬ２ セレクタ ＴＩ１〜ＴＩｍ，ＴＩｒＴＯ１〜ＴＯｎ 信号端子
レジスタ ＳＬ１，ＳＬ２ セレクタ ＴＩ１〜ＴＩｍ，ＴＩｒＴＯ１〜ＴＯｎ 信号端子
Claims (3)
- 【請求項１】 リフレッシュ制御信号をはじめとする各
種制御信号、並びにデータ及びアドレス信号を含む各種
信号を外部回路との間で授受する複数の信号端子と、メ
モリセルアレイ，アドレス選択回路及び書込み・読出し
制御回路を含み伝達された各種信号に従ってデータの書
込み，読出し，及びリフレッシュ動作を行い所定の信号
を出力する内部回路と、リフレッシュ制御信号入力端に
伝達された信号のアクティブレベルに応答して所定のタ
イミングでリフレッシュ要求信号を発生するリフレッシ
ュタイマと、前記複数の信号端子それぞれと対応して設
けられデータシフトクロックを含む内部バウンダリ・ス
キャン制御信号に従って通常の動作モードのときは前記
複数の信号端子のうちのリフレッシュ制御信号対応の信
号端子以外の信号端子と前記内部回路との間及び前記リ
フレッシュ制御信号対応の信号端子と前記リフレッシュ
タイマのリフレッシュ制御信号入力端との間の信号の伝
達を行い、内部テストモードのときは互いに順次縦続接
続されて複数段のシフトレジスタを形成し外部からのテ
スト用データの後段側への順次シフト、所定の段の信号
の前記内部回路への伝達、前記内部回路からの信号の所
定の段への取込み、並びに取込まれた信号の後段側への
順次シフト及び最後段からの信号出力を行う複数のレジ
スタと、前記内部バウンダリ・スキャン制御信号に従っ
て通常の動作モードのときは前記リフレッシュタイマか
らのリフレッシュ要求信号を、前記内部テストモードの
信号シフト動作のときは前記データシフトクロックを選
択し前記内部回路のリフレッシュ要求信号入力端に伝達
する選択回路とを有することを特徴とするダイナミック
メモリ。 - 【請求項２】 外部からのテスト用データ，テストモー
ド設定信号及びテストクロックを受けてアクティブレベ
ルの内部テストモード信号と、この内部テストモード信
号のアクティブレベルの所定の期間に所定のタイミング
でアクティブレベルとなるデータシフト制御信号と、こ
のデータシフト制御信号のアクティブレベルの期間中順
次アクティブレベルとなるデータシフトクロックと、前
記内部テストモード信号のアクティブレベルの期間中の
前記データシフト制御信号のインアクティブレベルの期
間中所定の期間アクティブレベルとなる内部テスト実行
信号及びこの内部テスト実行信号より遅れてアクティブ
レベルとなるテスト実行結果伝達制御信号とを発生する
バウンダリスキャンテスト制御回路を設け、複数のレジ
スタそれぞれを、対応する信号端子（又は内部回路の対
応する信号入出力端）と接続する第１の入力端と、前記
内部回路の対応する信号入出力端（又は対応する信号端
子）と接続する第１の出力端と、シフトレジスタを形成
したときの前段側の出力信号（最前段にあっては外部か
らのデータ）を受ける第２の入力端と、後段側へ信号を
伝達する（最後段にあっては外部へ信号を出力する）第
２の出力端とを備え、 前記内部テストモード信号がインアクティブレベルの期
間には前記第１の入力端の信号を前記第１の出力端に伝
達し、アクティブレベルの期間には、前記データシフト
制御信号のアクティブレベルの期間に前記データシフト
クロックに同期して前記第２の入力端の信号を取込んで
保持し第２の出力端に伝達しこのデータシフト制御信号
のインアクティブレベルの期間には前記内部テスト実行
信号のアクティブレベルに応答して前記保持した第２の
入力端の信号を前記第１の出力端に伝達し前記テスト実
行結果伝達制御信号のアクティブレベルに応答して前記
第１の入力端の信号を取込み保持し前記第２の出力端に
伝達する回路とした請求項１記載のダイナミックメモ
リ。 - 【請求項３】 内部回路が低電源電圧動作状態であるこ
とを判別して内部リフレッシュ制御信号を発生するセル
フリフレッシュ制御回路を備え、前記内部リフレッシュ
制御信号をリフレッシュタイマのリフレッシュ制御信号
入力端に供給するようにした請求項１記載のダイナミッ
クメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030663A JP2830730B2 (ja) | 1994-02-28 | 1994-02-28 | ダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030663A JP2830730B2 (ja) | 1994-02-28 | 1994-02-28 | ダイナミックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07244980A JPH07244980A (ja) | 1995-09-19 |
| JP2830730B2 true JP2830730B2 (ja) | 1998-12-02 |
Family
ID=12309991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030663A Expired - Lifetime JP2830730B2 (ja) | 1994-02-28 | 1994-02-28 | ダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830730B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4782302B2 (ja) * | 2001-04-18 | 2011-09-28 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP4773148B2 (ja) * | 2005-07-06 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | テスト回路及びテスト方法 |
-
1994
- 1994-02-28 JP JP6030663A patent/JP2830730B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07244980A (ja) | 1995-09-19 |
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