JP3222251B2 - 半導体集積回路装置のテスト補助回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
のテストを容易にする半導体集積回路装置のテスト補助
回路に関するものである。

【０００２】

【従来の技術】図１６は例えばＵ，Ｓ，Ｐ ４，９２
６，４２４に示された従来の半導体集積回路装置のテス
ト補助回路のスキャンレジスタ１４ａを示す回路図であ
る。図において、１ａと１ｂはラッチ回路、２はセレク
タ回路、８はセレクタ制御端子、９はシリアル入力端
子、１０はパラレル入力端子、１１はパラレル出力端
子、１２はシリアル出力端子である。１５と１６はクロ
ック端子、１９はイクスクルーシブＮＯＲ回路（以下、
ｅｘＮＯＲ回路という）、２０はＮＯＲ回路、２１はＯ
Ｒ回路、２２はテストクロック端子である。

【０００３】次に動作について説明する。テストクロッ
ク端子２２を‘Ｈ’レベルに固定すると、ＮＯＲ回路２
０の出力は‘Ｌ’レベルになるのでＯＲ回路２１はクロ
ック端子１５のレベルをそのままラッチ回路１ａのイネ
ーブル端子ＥＮに伝える。従って、この場合にはクロッ
ク端子１５，１６に２相のクロック信号を与えることに
より、シリアル入力端子９あるいはパラレル入力端子１
０に供給されたデータをシリアル出力端子１２とパラレ
ル出力端子１１に伝えることができる。

【０００４】一方、ＲＡＭなどの被テスト回路の読出し
テスト時には、ラッチ回路１ａとラッチ回路１ｂに期待
データをセットしておき、この状態でテストクロック端
子２２にクロック信号を与えることで、パラレル入力端
子１０のデータが期待データと異なるときのみラッチ回
路１ａにパラレル入力端子のデータがラッチされ、ラッ
チ回路１ａの内容が反転する。

【０００５】すなわち、期待データと異なったデータが
ＲＡＭなどの被テスト回路から読み出されパラレル入力
端子１０に加えられると、ラッチ回路１ａには期待デー
タと異なったデータがラッチされるので、このラッチ回
路１ａにラッチされたデータからＲＡＭなどの被テスト
回路に異常があることを知ることが出来る。

【０００６】図１７は、図１６に示したスキャンレジス
タ１４ａにより構成したスキャンパスを示すブロック図
である。

【０００７】

【発明が解決しようとする課題】従来の半導体集積回路
装置のテスト補助回路は以上のように構成されているの
で、テスト時にはテストクロック端子２２にクロック信
号を与えることが必要であり、ＲＡＭなどの被テスト回
路を高速でテストするときには、テストクロック端子２
２に高速のクロック信号を与えるための駆動能力の高い
クロックドライバ回路が必要となる問題点があった。

【０００８】請求項１〜請求項６の発明は上記のような
問題点を解消するためになされたもので、高速のクロッ
ク信号をテストクロック端子２２に与えるための駆動能
力の高いクロックドライバ回路を不要にできる半導体集
積回路装置のテスト補助回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】請求項１の発明に係る半
導体集積回路装置のテスト補助回路は、スキャンレジス
タを第１および第２のラッチ回路とセレクタ回路と比較
回路とイネーブル手段により構成し、上記比較回路は上
記第２のラッチ回路の出力データと上記第１のラッチ回
路の入力データを比較するように構成し、さらに上記イ
ネーブル手段は、クロック信号および上記比較回路の出
力信号およびモード制御信号を入力として、テストモー
ドに設定された場合には、上記比較回路の出力信号に応
じて上記クロック信号を上記第１のラッチ回路のクロッ
ク入力端子に伝えるようにしたものである。

【００１０】請求項２の発明に係る半導体集積回路装置
のテスト補助回路は、比較回路は第２のラッチ回路の出
力データとセレクタ回路の一方の入力データを比較する
ようにしたものである。

【００１１】請求項３の発明に係る半導体集積回路装置
のテスト補助回路は、第１のラッチ回路はセット／リセ
ット機能を有し、イネーブル手段は、クロック信号およ
びモード制御信号を入力として、テストモードでは上記
クロック信号を上記第１のラッチ回路のクロック入力端
子に伝えないように構成されており、さらに比較回路は
上記第２のラッチ回路の出力データと上記第１のラッチ
回路の入力データ，モード制御信号，上記クロック信号
を入力とし、テストモードでは上記第２のラッチ回路の
出力データと上記第１のラッチ回路の入力データを比較
し、その比較結果に応じて上記クロック信号に同期した
セット信号またはリセット信号を上記第１のラッチ回路
に供給するようにしたものである。

【００１２】請求項４の発明に係る半導体集積回路装置
のテスト補助回路は、比較回路は第２のラッチ回路の出
力データとセレクタ回路の一方の入力データ，モード制
御信号，クロック信号を入力とし、テストモードでは上
記第２のラッチ回路の出力データと上記セレクタ回路の
一方の入力データを比較し、その比較結果に応じて上記
クロック信号に同期したセット信号またはリセット信号
を上記第１のラッチ回路に供給するようにしたものであ
る。

【００１３】請求項５の発明に係る半導体集積回路装置
のテスト補助回路は、比較回路は期待データと第１のラ
ッチ回路の入力データとモード制御信号とクロック信号
を入力とし、上記期待データと上記第１のラッチ回路の
入力データとを比較し、テストモードでは上記比較結果
に応じて上記クロック信号に同期したセット信号を上記
第１のラッチ回路に供給するようにしたものである。

【００１４】請求項６の発明に係る半導体集積回路装置
のテスト補助回路は、比較回路は期待データと上記セレ
クタ回路の一方の入力データとモード制御信号とクロッ
ク信号を入力とし、上記期待データと上記セレクタ回路
の一方の入力データとを比較し、テストモードでは上記
比較結果に応じて上記クロック信号に同期したセット信
号を上記第１のラッチ回路に供給するようにしたもので
ある。

【００１５】

【作用】請求項１の発明における半導体集積回路装置の
テスト補助回路は、テストモードに設定すると、第１の
ラッチ回路の入力データと第２のラッチ回路の出力デー
タの比較結果が一致していないときには上記クロック信
号は上記第１のラッチ回路のクロック入力端子に供給さ
れ、上記第１のラッチ回路にラッチされているデータを
書き換える結果、テスト用のクロック信号を省略するこ
とが可能となり、このクロック信号を供給するための駆
動能力の高いクロックドライバ回路を不要にする。

【００１６】請求項２の発明における半導体集積回路装
置のテスト補助回路は、テストモードに設定すると、セ
レクタ回路の一方の入力データと、第２のラッチ回路の
出力データの比較結果が一致していないときには上記ク
ロック信号は上記第１のラッチ回路のクロック入力端子
に供給され、上記第１のラッチ回路にラッチされている
データを書き換えるため、テスト用のクロック信号を省
略することが可能となり、このクロック信号を供給する
ための駆動能力の高いクロックドライバ回路を不要にす
る。

【００１７】請求項３の発明における半導体集積回路装
置のテスト補助回路は、第１のラッチ回路がラッチして
いるデータに応じて、上記第２のラッチ回路の出力デー
タと上記第１のラッチ回路の入力データが異なっている
ときに上記第１のラッチ回路がラッチしているデータを
書き換え、テスト用のクロック信号の省略を可能にし
て、このクロック信号を供給するための駆動能力の高い
クロックドライバ回路を不要にする。

【００１８】請求項４の発明における半導体集積回路装
置のテスト補助回路は、第１のラッチ回路がラッチして
いるデータに応じて、上記第２のラッチ回路の出力デー
タと上記セレクタ回路の一方の入力データが異なってい
るときには上記第１のラッチ回路がラッチしているデー
タを書き換える結果、テスト用のクロック信号の省略が
可能になり、このクロック信号を供給するための駆動能
力の高いクロックドライバ回路が不要になる。

【００１９】請求項５の発明における半導体集積回路装
置のテスト補助回路は、テストモードでは期待データと
第１のラッチ回路の入力データとを比較し、その比較結
果に応じてクロック信号に同期したセット信号を上記第
１のラッチ回路に供給することで、テスト用のクロック
信号の省略を可能にして、このクロック信号を供給する
ための駆動能力の高いクロックドライバ回路を不要にす
る。

【００２０】請求項６の発明における半導体集積回路装
置のテスト補助回路は、テストモードでは上記期待デー
タと上記セレクタ回路の一方の入力データとを比較し、
その比較結果に応じて上記クロック信号に同期してセッ
ト信号を上記第１のラッチ回路に供給することで、テス
ト用のクロック信号の省略を可能にして、このクロック
信号を供給するための駆動能力の高いクロックドライバ
回路を不要にする。

【００２１】

【実施例】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１〜図４は、請求項１の発明の一実施例
による半導体集積回路装置のテスト補助回路のスキャン
レジスタを示す回路図である。図３は図１の回路にイネ
ーブル制御端子ＥＮを付加したものであり、イネーブル
制御端子ＥＮに供給されるイネーブル信号が‘Ｈ’レベ
ルの場合には動作は同一である。また、図４は図２の回
路にイネーブル制御端子ＥＮを付加したものであり、イ
ネーブル信号が‘Ｈ’レベルの場合には動作は同一であ
る。なお、図１の回路と図２の回路は、理論的には同一
の動作をするので説明は同時に行なう。

【００２２】図１および図２において、１ａ，１ｂはラ
ッチ回路（第１のラッチ回路），（第２のラッチ回
路）、２はセレクタ回路、３はイクスクルーシブＮＯＲ
回路（比較回路）（以下、ｅｘＮＯＲ回路という）、４
はＡＮＤ回路（イネーブル手段）、５はＮＡＮＤ回路
（イネーブル手段）、６はＮＯＲ回路（イネーブル手
段）である。ｅｘＮＯＲ回路３は比較回路を構成し、Ａ
ＮＤ回路４、ＮＡＮＤ回路５とＮＯＲ回路６はイネーブ
ル手段を構成している。図１および図２の回路は通常動
作モード，シフトモード，テストモードの３つの動作モ
ードを持つ。順に説明を行なう。

【００２３】まず、通常動作モードについて説明する。
通常動作時、制御入力ＳＥＬによりセレクタ回路２は、
入力Ａ（Ｄ端子）を選択するように設定される。また、
モード制御信号ＭＤには‘Ｌ’レベルが与えられる。結
果として、ＮＡＮＤ回路５の出力は強制的に‘Ｈ’レベ
ルとなる。この状態では、クロック信号ＴはＡＮＤ回路
４を経てラッチ回路１ａのイネーブル制御端子ＥＮ１に
伝わると共に、ＮＯＲ回路６により反転されてラッチ回
路１ｂのイネーブル制御端子ＥＮ２に伝わる。

【００２４】つまり、ラッチ回路１ａとラッチ回路１ｂ
は逆相のイネーブル信号により駆動されることになり、
一般に知られているエッジトリガ型フリップフロップ回
路を構成する。図１，図２の回路では、一例としてネガ
ティブ・エッジトリガ型フリップフロップ回路を構成し
ている。クロック信号Ｔの立ち下がりで、ラッチ回路１
ａはデータ保持状態になり、ラッチ回路１ｂはデータ通
過状態となる。従って、クロック信号Ｔの立ち下がりで
Ｄ端子のデータを取り込むと共に、取り込んだデータを
出力Ｑ（ＳＯ）に伝える。この動作波形を図５に示す。

【００２５】次に、シフトモード時の動作について説明
する。シフトモード時、制御入力ＳＥＬによりセレクタ
回路２は入力Ｂ（ＳＩ端子）側を選択するように設定さ
れている。また、モード制御信号ＭＤには‘Ｌ’レベル
が与えられる。結果として、ＮＡＮＤ回路５の出力は強
制的に‘Ｈ’レベルとなる。

【００２６】この状態では、通常動作モードと同様に、
ラッチ回路１ａとラッチ回路１ｂは逆相のイネーブル信
号で駆動されることになり、一般に知られているエッジ
トリガ型フリップフロップ回路を構成する。クロック信
号Ｔの立ち下がりで端子ＳＩのデータを取り込むと共
に、取り込んだデータを出力Ｑ（ＳＯ）に伝える。出力
Ｑは、次段のスキャンレジスタのＳＩ端子に接続される
ため、直列シフト動作を行なうことが出来る。

【００２７】次に、テストモード時の動作について説明
する。テストモード時、制御入力ＳＥＬによりセレクタ
回路２は入力Ａ（Ｄ端子）側を選択するように設定され
る。また、モード制御信号ＭＤには‘Ｈ’レベルが与え
られる。この状態では、ＮＯＲ回路６の出力は、‘Ｌ’
レベルとなりラッチ回路１ｂはデータ保持状態となる。
例えば、前述のシフト動作によりラッチ回路１ａとラッ
チ回路１ｂに‘Ｌ’レベル、この場合‘０’が設定され
ていたとする。端子Ｄに‘０’が与えられている場合に
はｅｘＮＯＲ回路３は‘１’を出力する。この結果、Ｎ
ＡＮＤ回路５の出力は、‘Ｌ’レベルすなわち‘０’と
なり、クロック信号Ｔはラッチ回路１ａには伝わらず、
ラッチ回路１ａはデータ保持状態となる。逆に端子Ｄに
‘１’が与えられている場合には、ｅｘＮＯＲ回路３は
‘０’を出力する。この結果、ＮＡＮＤ回路５の出力は
‘Ｈ’レベル、すなわち‘１’となり、クロック信号Ｔ
はＡＮＤ回路４を経てラッチ回路１ａに伝わり、ラッチ
回路１ａはデータ通過状態となる。このとき、ラッチ回
路１ａにはＤ端子のデータ‘１’が取り込まれる。

【００２８】以上のように、クロック信号Ｔが‘Ｈ’レ
ベルのときにＤ端子に‘１’が与えられるとラッチ回路
１ａのデータは反転する。ラッチ回路１ａとラッチ回路
１ｂに‘１’が設定されていた場合にも同様の動作が行
なわれる。

【００２９】図６にシフトモードおよびテストモードの
動作波形を示す。図示していないＲＡＭのデータ出力端
子はＤ端子に接続されている。図６では、周期（１），
（２）で‘０’がシフトインされ、周期（３），
（４），（５）でＲＡＭの‘０’読み出しテストが行な
われ、周期（６），（７）ではテスト結果をシフトアウ
トする動作が示されている。

【００３０】周期（１），（２），（６），（７）はシ
フトモードである。周期（１）および周期（７）は、必
要な回数だけ繰り返される。周期（２）は、周期（１）
と同じ動作であるが、ここでは一例として‘０’がシフ
トインされる場合を示している。周期（６）は、周期
（７）と同じ動作であるが、テストモードからシフトモ
ードに移行した直後の動作を示しており、ここではフェ
イルデータ‘１’が読み出されシフトアウトされる場合
を示している。

【００３１】周期（３），（４），（５）は、必要な回
数だけ繰り返される。周期（４）は、ＲＡＭの‘０’読
み出しテスト時にフェイルデータである‘１’が読み出
された場合を示している。テスト中に１度でも‘１’が
読み出されると、ラッチ回路１ａの出力は‘１’に反転
し、その後正しいデータ‘０’が読み出されてもフェイ
ルデータが読み出されたことを示す‘１’を保持する。
ＲＡＭの‘１’読み出しテスト時にフェイルデータであ
る‘０’が読み出された場合にも同様の動作を行なう。

【００３２】次に、請求項１の発明の他の実施例につい
て説明する。図３，図４は、この実施例のスキャンレジ
スタを示す回路図であり、テストモード時のＥＮ１信号
を抑制する目的で、図１と図２の回路にＥＮ端子が設け
られている。従って、ＡＮＤ回路４は、３入力ＡＮＤ回
路に変更されている。ＲＡＭの特定のアドレスに対して
ＥＮ端子に‘Ｈ’レベルを与えれば、この特定のアドレ
スに対してテストを行なうことが出来る。この機能は、
不良解析などに役立つ。

【００３３】実施例２．なお、以上説明した実施例１で
は、ｅｘＮＯＲ回路３の一方の入力は、ラッチ回路１ａ
のデータ入力に接続されているが、図１〜図４の破線で
示すように、セレクタ回路の一方のデータ入力に接続し
てもよい。

【００３４】実施例３．以下、請求項３の発明の一実施
例を図について説明する。図７〜図１０は、この実施例
による半導体集積回路装置のテスト補助回路のスキャン
レジスタを示す回路図である。

【００３５】まず、図７と図８について説明する。図７
と図８に示すスキャンレジスタは、論理的には同一の動
作をするので説明は同時に行なう。図７および図８にお
いて、図１〜図４と同一または相当の部分については同
一の符号を付し説明を省略する。図７および図８におい
て、ラッチ回路１ａは、セット端子とリセット端子を備
えている。４ａと４ｂと４ｃと４ｄはＡＮＤ回路、７ａ
と７ｂと７ｃはインバータ回路（イネーブル手段）であ
る。ＡＮＤ回路４ｃ，４ｄは比較回路を構成し、ＡＮＤ
回路４ａ，ＮＯＲ回路６，インバータ回路７ａはイネー
ブル手段を構成している。

【００３６】テスト動作の抑制機能が不要な場合には、
ＥＮ端子を取り除き、ＡＮＤ回路４ｂを２入力ＡＮＤ回
路に変更してもよい。以後の説明では、ＥＮ端子に
‘Ｈ’レベルが与えられているものとして説明を行な
う。図７および図８の回路は、通常動作モード，シフト
モード，テストモードの３つの動作モードを持つ。順に
説明を行なう。

【００３７】まず、通常動作モードについて説明する。
通常動作時、制御入力ＳＥＬによりセレクタ回路２は、
入力Ａ（Ｄ端子）を選択するように設定される。また、
モード制御信号ＭＤには‘Ｌ’レベルが与えられる。結
果として、インバータ回路７ａの出力は‘Ｈ’レベルと
なる。この状態では、クロック信号ＴはＡＮＤ回路４を
経てラッチ回路１ａのイネーブル制御端子ＥＮ１に伝わ
ると共に、ＮＯＲ回路６により反転されてラッチ回路１
ｂのイネーブル制御端子ＥＮ２に伝わる。

【００３８】つまり、ラッチ回路１ａとラッチ回路１ｂ
は逆相のイネーブル信号により駆動されることになり、
一般に知られているエッジトリガ型フリップフロップ回
路を構成する。

【００３９】図７，図８の回路では、一例としてネガテ
ィブ・エッジトリガ型フリップフロップ回路を構成して
いる。クロック信号Ｔの立ち下がりで、ラッチ回路１ａ
はデータ保持状態になり、ラッチ回路１ｂはデータ通過
状態となる。従って、クロック信号Ｔの立ち下がりでＤ
端子のデータを取り込むと共に、取り込んだデータを出
力Ｑ（ＳＯ）に伝える。この動作波形を図５に示す。

【００４０】次に、シフトモード時の動作について説明
する。シフトモード時、制御入力ＳＥＬによりセレクタ
回路２は入力Ｂ（ＳＩ端子）側を選択するように設定さ
れる。また、モード制御信号ＭＤには、‘Ｌ’レベルが
与えられる。結果として、インバータ回路７ａの出力は
‘Ｈ’レベルになる。

【００４１】この状態では、通常動作モードと同様に、
ラッチ回路１ａとラッチ回路１ｂは逆相のイネーブル信
号により駆動されることになり、一般に知られているエ
ッジトリガ型フリップフロップ回路を構成する。クロッ
ク信号Ｔの立ち下がりで端子ＳＩのデータを取り込むと
共に、取り込んだデータを出力Ｑ（ＳＯ）に伝える。出
力Ｑは、次段のスキャンレジスタの端子ＳＩに接続され
るため、直列シフト動作を行なうことが出来る。

【００４２】次に、テストモード時の動作について説明
する。テストモード時、制御入力ＳＥＬによりセレクタ
回路２は入力Ａ（Ｄ端子）側を選択するように設定され
る。また、モード制御信号ＭＤには‘Ｈ’レベル、この
場合‘１’が与えられる。この状態では、ＮＯＲ回路６
の出力は‘Ｌ’レベルになり、ラッチ回路１ｂはデータ
保持状態になる。また、インバータ回路７ａの出力は
‘Ｌ’レベルになり、ラッチ回路１ａのイネーブル制御
端子ＥＮ１は‘Ｌ’レベルになる（ラッチ回路１ａもデ
ータ保持状態になる）。

【００４３】例えば、前述のシフト動作によりラッチ回
路１ａとラッチ回路１ｂに‘Ｌ’レベル、この場合
‘０’が設定されていたとする。この状態ではＡＮＤ回
路４ｄの出力は‘Ｌ’レベルに固定される。端子Ｄに
‘０’が与えられている場合にはインバータ回路７ｂは
‘１’を出力する。この結果、ＡＮＤ回路４ｃの出力
は、‘Ｌ’レベルすなわち‘０’となり、クロック信号
Ｔはラッチ回路１ａのセット端子Ｓには伝わらない。逆
にＤ端子に‘１’が与えられている場合にはインバータ
回路７ｂは‘０’を出力する。この結果、ＡＮＤ回路４
ｃの出力は、‘Ｈ’レベルすなわち‘１’となり、クロ
ック信号ＴはＡＮＤ回路４ｂ，４ｃを経てラッチ回路１
ａのセット端子Ｓに伝わり、ラッチ回路１ａのデータは
‘１’に変化する。

【００４４】以上のように、クロック信号Ｔが‘Ｈ’レ
ベルのときにＤ端子に‘１’が与えられればラッチ回路
１ａのデータは反転する。ラッチ回路１ａとラッチ回路
１ｂに‘１’が設定されていた場合にも同様の動作が行
なわれる。ただし、最初にシフト動作により‘１’がラ
ッチ回路１ａとラッチ回路１ｂに設定されている場合に
は、セット端子Ｓは‘Ｌ’レベルに固定され、リセット
端子Ｒにはテスト結果に応じてクロック信号Ｔが伝わ
る。

【００４５】図１１と図１２にシフトモードおよびテス
トモードの動作波形を示す。図１１は、シフト動作によ
り、‘０’がラッチ回路１ａとラッチ回路１ｂに設定さ
れる場合を示し、図１２は、シフト動作により‘１’が
ラッチ回路１ａとラッチ回路１ｂに設定される場合を示
している。図示していないＲＡＭのデータ出力端子はＤ
端子に接続されている。図１１では、周期（１），
（２）で‘０’がシフトインされ、周期（３），
（４），（５）でＲＡＭの‘０’読み出しテストが行な
われ、周期（６），（７）ではテスト結果をシフトアウ
トする動作が示されている。図１２では、周期（１），
（２）で‘１’がシフトインされ、周期（３），
（４），（５）でＲＡＭの‘１’読み出しテストが行な
われ、周期（６），（７）ではテスト結果をシフトアウ
トする動作が示されている。

【００４６】周期（１），（２），（６），（７）はシ
フトモードである。周期（１）および周期（７）は、必
要な回数だけ繰り返される。図１１において、周期
（２）は周期（１）と同じ動作であるが、ここでは
‘０’がシフトインされる場合を示している。図１２に
おいて、周期（２）は周期（１）と同じ動作であるが、
ここでは‘１’がシフトインされる場合を示している。
図１１において、同期（６）は、周期（７）と同じ動作
であるが、テストモードからシフトモードに移行した直
後の動作を示しており、ここではフェイルデータ‘１’
が読み出されシフトアウトされる場合を示している。図
１２において、周期（６）は、周期（７）と同じ動作で
あるが、テストモードからシフトモードに移行した直後
の動作を示しており、ここではフェイルデータ‘０’が
読み出されシフトアウトされる場合を示している。

【００４７】周期（３），（４），（５）は、必要な回
数だけ繰り返される。図１１において、周期（４）は、
ＲＡＭの‘０’読み出しテスト時にフェイルデータであ
る‘１’が読み出された場合を示している。テスト中に
１度でも‘１’が読み出されると、ラッチ回路１ａの出
力は‘１’に反転し、その後正しいデータ‘０’が読み
出されてもフェイルデータが読み出されたことを示す
‘１’を保持する。図１２において、周期（４）は、Ｒ
ＡＭの‘１’読み出しテスト時にフェイルデータである
‘０’が読み出された場合を示している。テスト中に１
度でも‘０’が読み出されると、ラッチ回路１ａの出力
は‘０’に反転し、その後正しいデータ‘１’が読み出
されてもフェイルデータが読み出されたことを示す
‘０’を保持する。以上のように、図７と図８の回路で
は、まずＲＡＭの読み出し期待データをシフトインして
おき、テスト動作の後でシフトアウトを行なうことによ
り、ＲＡＭの不良判定を行なうことが出来る。

【００４８】なお、図９の回路は、図７の回路のＡＮＤ
回路４ｃ，４ｄの接続を一部変更したものであり、ＲＡ
Ｍの読み出し期待データの反転データをシフトインして
おき、テスト動作の後でシフトアウトを行なうことによ
り不良判定を行なうことが出来る。

【００４９】同様に、図１０の回路は、図８の回路のＡ
ＮＤ回路４ｃ，４ｄの接続を一部変更したものであり、
ＲＡＭの読み出し期待データの反転データをシフトイン
しておき、テスト動作の後でシフトアウトを行なうこと
により不良判定を行なうことが出来る。

【００５０】実施例４．なお、以上説明した実施例３で
は、インバータ回路７ｂの入力およびＡＮＤ回路４ｃの
入力は、ラッチ回路１ａのデータ入力に接続されている
が、破線で示したようにセレクタ回路の一方のデータ入
力に接続してもよい。

【００５１】実施例５．以下、請求項５の発明の一実施
例を図について説明する。図１３と図１４は、この実施
例による半導体集積回路装置のテスト補助回路のスキャ
ンレジスタを示す回路図である。テスト動作の抑制機能
が不要な場合には、ＥＮ端子を取り除き、ＡＮＤ回路４
ｅを３入力ＡＮＤ回路に変更してもよい。以後の説明で
は、ＥＮ端子に‘Ｈ’レベルが与えられているものとし
て説明を行なう。図１３と図１４に示すスキャンレジス
タは、論理的には同一の動作をするので説明は同時に行
なう。図１３および図１４において、図１と図４と同一
または相当の部分については同一の符号を付し説明を省
略する。ラッチ回路１ａは、セット端子を備えている。
４ａと４ｅはＡＮＤ回路、７ａと７ｄはインバータ回
路、１８はイクスクルーシブＯＲ回路（比較回路）（以
下、ｅｘＯＲ回路という）である。ｅｘＯＲ回路１８は
比較回路を構成し、ＡＮＤ回路４ａ，インバータ回路７
ａ，７ｄはイネーブル手段を構成している。図１３およ
び図１４の回路は、通常動作モード，シフトモード，テ
ストモードの３つの動作モードを持つ。順に説明を行な
う。

【００５２】まず、通常動作モードについて説明する。
通常動作時、制御入力ＳＥＬによりセレクタ回路２は、
入力Ａ（Ｄ端子）を選択するように設定される。また、
モード制御信号ＭＤには‘Ｌ’レベルが与えられる。結
果として、インバータ回路７ａの出力は‘Ｈ’レベルと
なる。また、ＡＮＤ回路４ｅの出力は‘Ｌ’レベルに固
定される。この状態では、クロック信号ＴはＡＮＤ回路
４ａを経てラッチ回路１ａのイネーブル制御端子ＥＮ１
に伝わると共に、インバータ回路７ｄにより反転されて
ラッチ回路１ｂのイネーブル制御端子ＥＮ２に伝わる。
つまり、ラッチ回路１ａとラッチ回路１ｂは逆相のイネ
ーブル信号により駆動されることになり、一般に知られ
ているエッジトリガ型フリップフロップ回路を構成す
る。

【００５３】図１３，図１４の回路では、一例としてネ
ガティブ・エッジトリガ型フリップフロップ回路を構成
している。クロック信号Ｔの立ち下がりで、ラッチ回路
１ａはデータ保持状態になり、ラッチ回路１ｂはデータ
通過状態となる。従って、クロック信号Ｔの立ち下がり
で端子Ｄのデータを取り込むと共に、取り込んだデータ
を出力Ｑ（ＳＯ）に伝える。この動作波形を図５に示
す。

【００５４】次に、シフトモード時の動作について説明
する。シフトモード時、制御入力ＳＥＬによりセレクタ
回路２は入力Ｂ（ＳＩ端子）側を選択するように設定さ
れる。また、モード制御信号ＭＤには、‘Ｌ’レベルが
与えられる。結果として、インバータ回路７ａの出力は
‘Ｈ’レベルになる。また、ＡＮＤ回路４ｅの出力は
‘Ｌ’レベルに固定される。この状態では、通常動作モ
ードと同様に、ラッチ回路１ａとラッチ回路１ｂは逆相
のイネーブル信号により駆動されることになり、一般に
知られているエッジトリガ型フリップフロップ回路を構
成する。クロック信号Ｔの立ち下がりでＳＩ端子のデー
タを取り込むと共に、取り込んだデータを出力Ｑ（Ｓ
Ｏ）に伝える。出力Ｑは、次段のスキャンレジスタの端
子ＳＩに接続されるため、直列シフト動作を行なうこと
が出来る。

【００５５】次に、テストモード時の動作について説明
する。テストモード時、制御入力ＳＥＬによりセレクタ
回路２は入力Ａ（Ｄ端子）側を選択するように設定され
る。また、モード制御信号ＭＤには‘Ｈ’レベル、この
場合‘１’が与えられる。この状態では、インバータ回
路７ａの出力は‘Ｌ’レベルになり、ラッチ回路１ａの
ＥＮ１端子も‘Ｌ’レベルになるのでラッチ回路１ａは
データ保持状態になる。

【００５６】例えば、前述のシフト動作によりラッチ回
路１ａとラッチ回路１ｂに‘０’が設定されていたとす
る。ＥＸＰ端子に与えられた期待データと端子Ｄに与え
られるＲＡＭの読み出しデータが同じ場合は、ｅｘＯＲ
回路１８は‘０’を出力する。この結果、ＡＮＤ回路４
ｅの出力は‘Ｌ’レベル、この場合‘０’となり、クロ
ック信号Ｔはラッチ回路１ａのセット端子Ｓには伝わら
ず、ラッチ回路１ａはデータ保持状態となる。

【００５７】逆に、ＥＸＰ端子に与えられる期待データ
と端子Ｄに与えられるＲＡＭの読み出しデータが異なる
場合は、ｅｘＯＲ回路１８は‘１’を出力する。この結
果、クロック信号Ｔは、ＡＮＤ回路４ｅを経てラッチ回
路１ａのセット端子に伝わり、ラッチ回路１ａのデータ
は‘１’に変化する。

【００５８】以上のように、クロック信号Ｔが‘Ｈ’レ
ベルのときにＥＸＰ端子に与えられる期待データと端子
Ｄに与えられるＲＡＭの読み出しデータが異なる場合に
は、ラッチ回路１ａのデータは‘１’に変化する。

【００５９】図１５にシフトモードおよびテストモード
の動作波形を示す。図１５において、ＥＮ２−（ａ），
Ｑ２（ＳＯ）−（ａ）は図１３のラッチ回路１ｂのイネ
ーブル制御端子ＥＮ２および出力端子Ｑ２の波形を示
し、ＥＮ２−（ｂ），Ｑ２（ＳＯ）−（ｂ）は図１４の
ラッチ回路１ｂのイネーブル制御端子ＥＮ２および出力
端子Ｑ２の波形を示す。図示していないＲＡＭのデータ
出力端子はＤ端子に接続されている。図１５では、周期
（１），（２）で‘０’がシフトインされ、周期
（３），（４），（５）でＲＡＭの‘０’読み出しテス
トが行なわれ、同期（６），（７）ではテスト結果をシ
フトアウトする動作が示されている。

【００６０】同期（１），（２），（６），（７）はシ
フトモードである。周期（１）および周期（７）は、必
要な回数だけ繰り返される。周期（２）は周期（１）と
同じ動作であるが、ここでは‘０’がシフトインされる
場合を示している。周期（６）は、周期（７）と同じ動
作であるが、テストモードからシフトモードに移行した
直後の動作を示しており、ここではフェイルデータ
‘１’が読み出されシフトアウトされる場合を示してい
る。

【００６１】周期（３），（４），（５）は、必要な回
数だけ繰り返される。周期（４）は、ＲＡＭの‘０’読
み出しテスト時にフェイルデータである‘１’が読み出
された場合を示している。テスト中に１度でも‘１’が
読み出されると、ラッチ回路１ａの出力は‘１’に反転
し、その後正しいデータ‘０’が読み出されてもフェイ
ルデータが読み出されたことを示す‘１’を保持する。
期待データ（ＲＡＭの読み出しデータ）が図１５と逆の
場合にも同様に動作を行なう。ただし、この場合でも周
期（１），（２）のシフト動作により‘０’をラッチ回
路１ａとラッチ回路１ｂに設定しておく必要がある。こ
れは図１〜図４および図７〜図１０に示した回路とは異
なるので注意が必要である。

【００６２】実施例６．なお、以上説明した実施例５で
は、ｅｘＯＲ回路１８の一方の入力は、ラッチ回路１ａ
のデータ入力に接続されているが、破線で示すように、
セレクタ回路２の一方のデータ入力に接続してもよい。

【００６３】

【発明の効果】請求項１の発明によれば、テストモード
に設定したときに、第１のラッチ回路の入力データと第
２のラッチ回路の出力データの比較結果が一致している
と、クロック信号は上記第１のラッチ回路のクロック入
力端子には供給されず、また一致していないと上記クロ
ック信号は上記第１のラッチ回路のクロック入力端子に
供給され、上記第１のラッチ回路にラッチされているデ
ータを書き換えるように構成したので、テスト用のクロ
ック信号を省略することが可能となり、このクロック信
号を供給するための駆動能力の高いクロックドライバ回
路が不要になる効果がある。

【００６４】請求項２の発明によれば、テストモードに
設定したときに、セレクタ回路の一方の入力データと第
２のラッチ回路の出力データの比較結果が一致を示して
いると、クロック信号は第１のラッチ回路のクロック入
力端子には供給されず、また一致していないときには上
記クロック信号は上記第１のラッチ回路のクロック入力
端子に供給され、上記第１のラッチ回路にラッチされて
いるデータを書き換えるように構成したので、テスト用
のクロック信号を省略することが可能となり、このクロ
ック信号を供給するための駆動能力の高いクロックドラ
イバ回路が不要になる効果がある。

【００６５】請求項３の発明によれば、テストモードに
設定されると第２のラッチ回路の出力データと第１のラ
ッチ回路の入力データの比較結果に応じて上記クロック
信号に同期したセット信号またはリセット信号を上記第
１のラッチ回路に供給し、上記第１のラッチ回路がラッ
チしているデータに応じて、上記第２のラッチ回路の出
力データと上記第１のラッチ回路の入力データが異なっ
ているときに上記第１のラッチ回路がラッチしているデ
ータを書き換えるように構成したので、テスト用のクロ
ック信号の省略を可能にして、このクロック信号を供給
するための駆動能力の高いクロックドライバ回路が不要
になる効果がある。

【００６６】請求項４の発明によれば、テストモードに
設定されると第２のラッチ回路の出力データとセレクタ
回路の一方の入力データの比較結果に応じて上記クロッ
ク信号に同期したセット信号またはリセット信号を上記
第１のラッチ回路に供給し、上記第１のラッチ回路がラ
ッチしているデータに応じて、上記第２のラッチ回路の
出力データと上記セレクタ回路の一方の入力データが異
なっているときには上記第１のラッチ回路がラッチして
いるデータを書き換えるように構成したので、テスト用
のクロック信号の省略を可能にして、このクロック信号
を供給するための駆動能力の高いクロックドライバ回路
が不要になる効果がある。

【００６７】請求項５の発明によれば、テストモードに
設定されたときに期待値データと第１のラッチ回路の入
力データとの比較結果に応じてクロック信号に同期した
セット信号を上記第１のラッチ回路に供給し、第１のラ
ッチ回路にラッチされているデータを書き換えるように
構成したので、テスト用のクロック信号の省略が可能に
なり、このクロック信号を供給するための駆動能力の高
いクロックドライバ回路が不要になる効果がある。

【００６８】請求項６の発明によれば、テストモードに
設定されたときに期待値データとセレクタ回路の一方の
入力データとの比較結果に応じてクロック信号に同期し
たセット信号を上記第１のラッチ回路に供給し、第１の
ラッチ回路にラッチされているデータを書き換えるよう
に構成したので、テスト用のクロック信号の省略が可能
になり、このクロック信号を供給するための駆動能力の
高いクロックドライバ回路が不要になる効果がある。

【図面の簡単な説明】

【図１】請求項１および請求項２の発明の一実施例によ
る半導体集積回路装置のテスト補助回路を構成するスキ
ャンレジスタを示す回路図である。

【図２】図１に示したスキャンレジスタのクロック信号
の供給回路を、ＡＮＤ回路の入力側から出力側に変更し
たときのスキャンレジスタを示す回路図である。

【図３】請求項１の発明の他の実施例による半導体集積
回路装置のテスト補助回路のスキャンレジスタを示す回
路図である。

【図４】図３に示したスキャンレジスタのクロック信号
の供給回路を、ＡＮＤ回路の入力側から出力側に変更し
たときのスキャンレジスタを示す回路図である。

【図５】請求項１〜請求項６の発明の一実施例による半
導体集積回路装置のテスト補助回路を構成するスキャン
レジスタの通常動作モードを示すタイミングチャートで
ある。

【図６】請求項１および請求項２の発明の一実施例によ
る半導体集積回路装置のテスト補助回路を構成するスキ
ャンレジスタの通常動作モード，シフトモード，テスト
モードを示すタイミングチャートである。

【図７】請求項３および請求項４の発明の一実施例によ
る半導体集積回路装置のテスト補助回路を構成するスキ
ャンレジスタを示す回路図である。

【図８】図７に示したスキャンレジスタのクロック信号
の供給回路を、ＡＮＤ回路の入力側から出力側に変更し
たときのスキャンレジスタを示す回路図である。

【図９】図７に示すセット／リセット付きのラッチ回路
のセット端子とリセット端子に接続されたＡＮＤ回路の
入力側の接続を変更したときのスキャンレジスタを示す
回路図である。

【図１０】図８に示すセット／リセット付きのラッチ回
路のセット端子とリセット端子に接続されたＡＮＤ回路
の入力側の接続を変更したときのスキャンレジスタを示
す回路図である。

【図１１】請求項３および請求項４の発明の一実施例に
よる半導体集積回路装置のテスト補助回路を構成するス
キャンレジスタのシフトモード，テストモードを示すタ
イミングチャートである。

【図１２】請求項３および請求項４の発明の一実施例に
よる半導体集積回路装置のテスト補助回路を構成するス
キャンレジスタのシフトモード，テストモードを示すタ
イミングチャートである。

【図１３】請求項５および請求項６の発明の一実施例に
よる半導体集積回路装置のテスト補助回路を構成するス
キャンレジスタを示す回路図である。

【図１４】図１３に示したスキャンレジスタのクロック
信号の供給回路を、ＡＮＤ回路の入力側から出力側に変
更したときのスキャンレジスタを示す回路図である。

【図１５】請求項５および請求項６の発明の一実施例に
よる半導体集積回路装置のテスト補助回路を構成するス
キャンレジスタのシフトモード，テストモードを示すタ
イミングチャートである。

【図１６】従来の半導体集積回路装置のテスト補助回路
のスキャンレジスタを示す回路図である。

【図１７】図１６に示した従来のスキャンレジスタによ
り構成したスキャンパスを示すブロック図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 G01F 11/22

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 複数のスキャンレジスタを直列に接続し
   てスキャンパスを構成してなる半導体集積回路装置のテ
   スト補助回路において、上記スキャンレジスタは、制御
   入力により複数の信号の内から１つの信号を選択し出力
   するセレクタ回路と、そのセレクタ回路により選択され
   た信号をクロック信号を基に読み込みラッチする第１の
   ラッチ回路と、その第１のラッチ回路の出力をクロック
   信号を基にラッチする第２のラッチ回路と、上記第１の
   ラッチ回路の入力と上記第２のラッチ回路の出力とを比
   較し比較結果信号を出力する比較回路と、クロック信号
   および上記比較結果信号およびモード制御信号を入力と
   して、上記モード制御信号が通常動作モードに設定され
   た場合には、上記クロック信号を上記第１のラッチ回路
   と第２のラッチ回路のクロック信号入力端子に伝え、モ
   ード制御信号がテストモードに設定された場合には、上
   記比較結果信号の状態に応じて上記クロック信号を上記
   第１のラッチ回路のクロック信号入力端子に伝えるイネ
   ーブル手段とを備えていることを特徴とする半導体集積
   回路装置のテスト補助回路。
2. 【請求項２】 複数のスキャンレジスタを直列に接続し
   てスキャンパスを構成してなる半導体集積回路装置のテ
   スト補助回路において、上記スキャンレジスタは、制御
   入力により複数の信号の内から１つの信号を選択し出力
   するセレクタ回路と、そのセレクタ回路により選択され
   た信号をクロック信号を基に読み込みラッチする第１の
   ラッチ回路と、その第１のラッチ回路の出力をクロック
   信号を基にラッチする第２のラッチ回路と、上記セレク
   タ回路に入力される上記複数の信号の内の１つの信号と
   上記第２のラッチ回路の出力とを比較し比較結果信号を
   出力する比較回路と、クロック信号および上記比較結果
   信号およびモード制御信号を入力として、上記モード制
   御信号が通常動作モードに設定された場合には、上記ク
   ロック信号を上記第１のラッチ回路と第２のラッチ回路
   のクロック信号入力端子に伝え、モード制御信号がテス
   トモードに設定された場合には、上記比較結果信号の状
   態に応じて上記クロック信号を上記第１のラッチ回路の
   クロック信号入力端子に伝えるイネーブル手段とを備え
   ていることを特徴とする半導体集積回路装置のテスト補
   助回路。
3. 【請求項３】 複数のスキャンレジスタを直列に接続し
   てスキャンパスを構成してなる半導体集積回路装置のテ
   スト補助回路において、上記スキャンレジスタは、制御
   入力により複数の信号の内から１つの信号を選択し出力
   するセレクタ回路と、そのセレクタ回路により選択され
   た信号をクロック信号を基に読み込みラッチするセット
   ／リセット端子を有する第１のラッチ回路と、その第１
   のラッチ回路の出力をクロック信号を基にラッチする第
   ２のラッチ回路と、上記第２のラッチ回路の出力データ
   と上記第１のラッチ回路の入力データ，上記モード制御
   信号，上記クロック信号を入力とし、上記モード制御信
   号がテストモードの場合に上記第２のラッチ回路の出力
   データと上記第１のラッチ回路の入力データを比較し、
   その比較結果に応じて上記クロック信号に同期したセッ
   ト信号またはリセット信号を上記第１のラッチ回路に供
   給する比較回路と、クロック信号およびモード制御信号
   を入力として、モード制御信号が通常動作モードに設定
   された場合には、上記クロック信号を上記第１のラッチ
   回路および上記第２のラッチ回路のクロック入力端子に
   伝え、モード制御信号がテストモードに設定された場合
   には、上記クロック信号を上記第１のラッチ回路および
   上記第２のラッチ回路のクロック入力端子に伝えないよ
   うに構成したイネーブル手段とを備えていることを特徴
   とする半導体集積回路装置のテスト補助回路。
4. 【請求項４】 複数のスキャンレジスタを直列に接続し
   てスキャンパスを構成してなる半導体集積回路装置のテ
   スト補助回路において、上記スキャンレジスタは、制御
   入力により複数の信号の内から１つの信号を選択し出力
   するセレクタ回路と、そのセレクタ回路により選択され
   た信号をクロック信号を基に読み込みラッチするセット
   ／リセット端子を有する第１のラッチ回路と、その第１
   のラッチ回路の出力をクロック信号を基にラッチする第
   ２のラッチ回路と、上記第２のラッチ回路の出力データ
   と上記セレクタ回路に入力される上記複数の信号の内の
   １つの信号，モード制御信号，上記クロック信号を基
   に、上記モード制御信号がテストモードの場合に上記第
   ２のラッチ回路の出力データと上記セレクタ回路に入力
   される上記複数の信号の内の１つの信号を比較し、その
   比較結果に応じて上記クロック信号に同期したセット信
   号またはリセット信号を上記第１のラッチ回路に供給す
   る比較回路と、クロック信号およびモード制御信号を入
   力として、モード制御信号が通常動作モードに設定され
   た場合には、上記クロック信号を上記第１のラッチ回路
   および上記第２のラッチ回路のクロック入力端子に伝
   え、モード制御信号がテストモードに設定された場合に
   は、上記クロック信号を上記第１のラッチ回路および上
   記第２のラッチ回路のクロック入力端子に伝えないよう
   に構成したイネーブル手段とを備えていることを特徴と
   する半導体集積回路装置のテスト補助回路。
5. 【請求項５】 複数のスキャンレジスタを直列に接続し
   てスキャンパスを構成してなる半導体集積回路装置のテ
   スト補助回路において、上記スキャンレジスタは、制御
   入力により複数の信号の内から１つの信号を選択し出力
   するセレクタ回路と、そのセレクタ回路により選択され
   た信号をクロック信号を基に読み込みラッチするセット
   端子を有する第１のラッチ回路と、その第１のラッチ回
   路の出力をクロック信号を基にラッチする第２のラッチ
   回路と、クロック信号およびモード制御信号を入力とし
   て、モード制御信号が通常動作モードに設定された場合
   には、上記クロック信号を上記第１のラッチ回路のクロ
   ック入力端子に伝え、モード制御信号がテストモードに
   設定された場合には、上記クロック信号を上記第１のラ
   ッチ回路のクロック入力端子に伝えないように構成した
   イネーブル手段と、期待データと上記第１のラッチ回路
   の入力データと上記モード制御信号と上記クロック信号
   を入力とし、上記モード制御信号がテストモードの場合
   に上記期待データと上記第１のラッチ回路の入力データ
   とを比較し、その比較結果に応じて上記クロック信号に
   同期したセット信号を上記第１のラッチ回路に供給する
   比較回路とを備えていることを特徴とする半導体集積回
   路装置のテスト補助回路。
6. 【請求項６】 複数のスキャンレジスタを直列に接続し
   てスキャンパスを構成してなる半導体集積回路装置のテ
   スト補助回路において、上記スキャンレジスタは、制御
   入力により複数の信号の内から１つの信号を選択し出力
   するセレクタ回路と、そのセレクタ回路により選択され
   た信号をクロック信号を基に読み込みラッチするセット
   端子を有する第１のラッチ回路と、その第１のラッチ回
   路の出力をクロック信号を基にラッチする第２のラッチ
   回路と、クロック信号およびモード制御信号を入力とし
   て、モード制御信号が通常動作モードに設定された場合
   には、上記クロック信号を上記第１のラッチ回路のクロ
   ック入力端子に伝え、モード制御信号がテストモードに
   設定された場合には、上記クロック信号を上記第１のラ
   ッチ回路のクロック入力端子に伝えないように構成した
   イネーブル手段と、期待データと上記セレクタ回路に入
   力される上記複数の信号の内の１つの信号と上記モード
   制御信号と上記クロック信号を入力とし、上記期待デー
   タと上記セレクタ回路に入力される上記複数の信号の内
   の１つの信号とを比較し、上記モード制御信号がテスト
   モードの場合に上記比較結果に応じて上記クロック信号
   に同期したセット信号を上記第１のラッチ回路に供給す
   る比較回路とを備えていることを特徴とする半導体集積
   回路装置のテスト補助回路。