JPH05322991A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH05322991A JPH05322991A JP4125963A JP12596392A JPH05322991A JP H05322991 A JPH05322991 A JP H05322991A JP 4125963 A JP4125963 A JP 4125963A JP 12596392 A JP12596392 A JP 12596392A JP H05322991 A JPH05322991 A JP H05322991A
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- G01R31/317—Testing of digital circuits
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- G01R31/318525—Test of flip-flops or latches
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Abstract
(57)【要約】
【目的】 組合せ回路を確実に診断することができ、セ
ット／リセット機能を有するフリップフロップ回路を得
ることである。 【構成】 フリップフロップ回路は、診断用クロック入
力端子Ｃ、セット／リセット系制御信号入力端子Ｘ、第
１相シフト動作用クロック入力端子Ａおよび第２相シフ
ト動作用クロック入力端子Ｂをさらに備える。これらの
入力端子の電位を固定することによって、フリップフロ
ップ回路が、通常動作状態、診断動作状態またはシフト
動作状態に設定される。
ット／リセット機能を有するフリップフロップ回路を得
ることである。 【構成】 フリップフロップ回路は、診断用クロック入
力端子Ｃ、セット／リセット系制御信号入力端子Ｘ、第
１相シフト動作用クロック入力端子Ａおよび第２相シフ
ト動作用クロック入力端子Ｂをさらに備える。これらの
入力端子の電位を固定することによって、フリップフロ
ップ回路が、通常動作状態、診断動作状態またはシフト
動作状態に設定される。
Description
【０００１】
【産業上の利用分野】この発明はフリップフロップ回路
に関し、特に組合せ回路を診断（テスト）する機能を有
するフリップフロップ回路に関する。
に関し、特に組合せ回路を診断（テスト）する機能を有
するフリップフロップ回路に関する。
【０００２】
【従来の技術】論理回路の高集積化が進むにつれて、そ
の診断（テスト）はますます困難になっている。そこ
で、論理回路の診断を容易化するために、通常動作時に
はフリップフロップとして機能し、診断時にはシフトレ
ジスタとして機能するフリップフロップ回路が開発され
ている。
の診断（テスト）はますます困難になっている。そこ
で、論理回路の診断を容易化するために、通常動作時に
はフリップフロップとして機能し、診断時にはシフトレ
ジスタとして機能するフリップフロップ回路が開発され
ている。
【０００３】図７は、シフト機能を有するフリップフロ
ップ回路を含む半導体集積回路装置の全体の構成の一例
を示すブロック図である。
ップ回路を含む半導体集積回路装置の全体の構成の一例
を示すブロック図である。
【０００４】半導体チップＣＨ上に、複数のフリップフ
ロップ回路１０ａ，１０ｂ，１０ｃおよび複数の組合せ
回路２０ａ，２０ｂ，２０ｃが形成される。また、半導
体チップＣＨには、外部から与えられる信号を受ける複
数の入力端子Ｉ１１〜Ｉ１５、および信号をチップ外部
に出力する出力端子Ｏ１１〜Ｏ１４が設けられる。ここ
で、組合せ回路とは、いかなる時点においても出力値が
その時点の入力値によって一義的に定まる論理回路をい
う。
ロップ回路１０ａ，１０ｂ，１０ｃおよび複数の組合せ
回路２０ａ，２０ｂ，２０ｃが形成される。また、半導
体チップＣＨには、外部から与えられる信号を受ける複
数の入力端子Ｉ１１〜Ｉ１５、および信号をチップ外部
に出力する出力端子Ｏ１１〜Ｏ１４が設けられる。ここ
で、組合せ回路とは、いかなる時点においても出力値が
その時点の入力値によって一義的に定まる論理回路をい
う。
【０００５】フリップフロップ回路１０ａ，１０ｂ，１
０ｃの各々は、通常動作時に主データを受ける主データ
入力端子Ｄ、診断時に診断用データを受ける診断用デー
タ入力端子Ｉ、通常動作時に主クロック信号を受ける主
クロック入力端子Ｔ、診断時にシフト動作用クロック信
号を受けるシフト動作用クロック入力端子Ａおよび主デ
ータおよび診断用データを出力するデータ出力端子Ｑを
有する。また、組合せ回路２０ａ，２０ｂ，２０ｃの各
々は、データを受けるデータ入力端子ｉ１，ｉ２および
データを出力するデータ出力端子ｏ１，ｏ２を有する。
０ｃの各々は、通常動作時に主データを受ける主データ
入力端子Ｄ、診断時に診断用データを受ける診断用デー
タ入力端子Ｉ、通常動作時に主クロック信号を受ける主
クロック入力端子Ｔ、診断時にシフト動作用クロック信
号を受けるシフト動作用クロック入力端子Ａおよび主デ
ータおよび診断用データを出力するデータ出力端子Ｑを
有する。また、組合せ回路２０ａ，２０ｂ，２０ｃの各
々は、データを受けるデータ入力端子ｉ１，ｉ２および
データを出力するデータ出力端子ｏ１，ｏ２を有する。
【０００６】図８に、フリップフロップ回路１０ａ，１
０ｂ，１０ｃの１つの詳細な構成を示す。図８のフリッ
プフロップ回路は、たとえば、Ｓ．Ｆｕｎａｔｓｕ，
Ｎ．Ｗａｋａｔｓｕｋｉ ａｎｄ Ｔ．Ａｒｉｍａ，
“Ｔｅｓｔ ｇｅｎｅｒａｔｉｏｎ ｓｙｓｔｅｍｓ
ｉｎ Ｊａｐａｎ”，Ｐｒｏｃ．１２ｔｈ Ｄｅｓｉｇ
ｎＡｕｔｏｍａｔｉｏｎ Ｃｏｎｆ．，ｐｐ．１１４−
１２２（１９７５）に記載されている。
０ｂ，１０ｃの１つの詳細な構成を示す。図８のフリッ
プフロップ回路は、たとえば、Ｓ．Ｆｕｎａｔｓｕ，
Ｎ．Ｗａｋａｔｓｕｋｉ ａｎｄ Ｔ．Ａｒｉｍａ，
“Ｔｅｓｔ ｇｅｎｅｒａｔｉｏｎ ｓｙｓｔｅｍｓ
ｉｎ Ｊａｐａｎ”，Ｐｒｏｃ．１２ｔｈ Ｄｅｓｉｇ
ｎＡｕｔｏｍａｔｉｏｎ Ｃｏｎｆ．，ｐｐ．１１４−
１２２（１９７５）に記載されている。
【０００７】図８のフリップフロップ回路は、第１のラ
ッチ回路Ｌ１、第２のラッチ回路Ｌ２、ＡＮＤゲートＧ
１，Ｇ２、ＯＲゲートＧ３，Ｇ４およびインバータＧ５
を含む。
ッチ回路Ｌ１、第２のラッチ回路Ｌ２、ＡＮＤゲートＧ
１，Ｇ２、ＯＲゲートＧ３，Ｇ４およびインバータＧ５
を含む。
【０００８】ＡＮＤゲートＧ１の一方の入力端子は主デ
ータ入力端子Ｄに接続され、他方の入力端子は主クロッ
ク入力端子Ｔに接続される。ＡＮＤゲートＧ２の一方の
入力端子は診断用データ入力端子Ｉに接続され、他方の
入力端子はシフト動作用クロック入力端子Ａに接続され
る。ＡＮＤゲートＧ１の出力信号およびＡＮＤゲートＧ
２の出力信号はそれぞれＯＲゲートＧ３の一方の入力端
子および他方の入力端子に与えられる。ＯＲゲートＧ４
の一方の入力端子は主クロック入力端子Ｔに接続され、
他方の入力端子はシフト動作用クロック入力端子Ａに接
続される。
ータ入力端子Ｄに接続され、他方の入力端子は主クロッ
ク入力端子Ｔに接続される。ＡＮＤゲートＧ２の一方の
入力端子は診断用データ入力端子Ｉに接続され、他方の
入力端子はシフト動作用クロック入力端子Ａに接続され
る。ＡＮＤゲートＧ１の出力信号およびＡＮＤゲートＧ
２の出力信号はそれぞれＯＲゲートＧ３の一方の入力端
子および他方の入力端子に与えられる。ＯＲゲートＧ４
の一方の入力端子は主クロック入力端子Ｔに接続され、
他方の入力端子はシフト動作用クロック入力端子Ａに接
続される。
【０００９】ＯＲゲートＧ３の出力信号は第１のラッチ
回路Ｌ１のデータ入力端子Ｄ１に与えられ，ＯＲゲート
Ｇ４の出力信号は第１のラッチ回路Ｌ１のクロック入力
端子Ｔ１に与えられる。第１のラッチ回路Ｌ１のデータ
出力端子Ｑ１は第２のラッチ回路Ｌ２のデータ入力端子
Ｄ２に接続される。また、ＯＲゲートＧ４の出力信号は
インバータＧ５を介して第２のラッチ回路Ｌ２のクロッ
ク入力端子Ｔ２に与えられる。第２のラッチ回路Ｌ２の
データ出力端子Ｑ２はデータ出力端子Ｑに接続される。
回路Ｌ１のデータ入力端子Ｄ１に与えられ，ＯＲゲート
Ｇ４の出力信号は第１のラッチ回路Ｌ１のクロック入力
端子Ｔ１に与えられる。第１のラッチ回路Ｌ１のデータ
出力端子Ｑ１は第２のラッチ回路Ｌ２のデータ入力端子
Ｄ２に接続される。また、ＯＲゲートＧ４の出力信号は
インバータＧ５を介して第２のラッチ回路Ｌ２のクロッ
ク入力端子Ｔ２に与えられる。第２のラッチ回路Ｌ２の
データ出力端子Ｑ２はデータ出力端子Ｑに接続される。
【００１０】第１のラッチ回路Ｌ１はハイイネーブルの
Ｄタイプラッチ回路である。すなわち、クロック入力端
子Ｔ１の電位がハイになると、データ入力端子Ｄ１に与
えられるデータがデータ出力端子Ｑ１から出力される。
クロック入力端子Ｔ１の電位がローになると、そのデー
タが保持される。第２のラッチ回路Ｌ２も、同様にハイ
イネーブルのＤタイプラッチ回路である。
Ｄタイプラッチ回路である。すなわち、クロック入力端
子Ｔ１の電位がハイになると、データ入力端子Ｄ１に与
えられるデータがデータ出力端子Ｑ１から出力される。
クロック入力端子Ｔ１の電位がローになると、そのデー
タが保持される。第２のラッチ回路Ｌ２も、同様にハイ
イネーブルのＤタイプラッチ回路である。
【００１１】次に、図９の論理状態図を参照しながら図
８のフリップフロップ回路の動作を説明する。
８のフリップフロップ回路の動作を説明する。
【００１２】通常動作時には、シフト動作用クロック入
力端子Ａの電位がロー（Ｌ）に固定される。シフトクロ
ック入力端子Ｔに与えられる主クロック信号ＣＬＫは、
ＯＲゲートＧ４を介して第１のラッチ回路Ｌ１のクロッ
ク入力端子Ｔ１に与えられ、主クロック信号ＣＬＫの反
転信号が、インバータＧ５を介して第２のラッチ回路Ｌ
２のクロック入力端子Ｔ２に与えられる。
力端子Ａの電位がロー（Ｌ）に固定される。シフトクロ
ック入力端子Ｔに与えられる主クロック信号ＣＬＫは、
ＯＲゲートＧ４を介して第１のラッチ回路Ｌ１のクロッ
ク入力端子Ｔ１に与えられ、主クロック信号ＣＬＫの反
転信号が、インバータＧ５を介して第２のラッチ回路Ｌ
２のクロック入力端子Ｔ２に与えられる。
【００１３】それにより、第１のラッチ回路Ｌ１から出
力されるデータが第２のラッチ回路Ｌ２に与えられ、主
データ入力端子Ｄに与えられる主データＭＤがＡＮＤゲ
ートＧ１およびＯＲゲートＧ３を介して第１のラッチ回
路Ｌ１のデータ入力端子Ｄ１に与えられる。このよう
に、第１および第２のラッチ回路Ｌ１，Ｌ２がフリップ
フロップとして機能する。
力されるデータが第２のラッチ回路Ｌ２に与えられ、主
データ入力端子Ｄに与えられる主データＭＤがＡＮＤゲ
ートＧ１およびＯＲゲートＧ３を介して第１のラッチ回
路Ｌ１のデータ入力端子Ｄ１に与えられる。このよう
に、第１および第２のラッチ回路Ｌ１，Ｌ２がフリップ
フロップとして機能する。
【００１４】シフト動作時には、主クロック入力端子Ｔ
の電位がロー（Ｌ）に固定され、シフト動作用クロック
入力端子Ａにシフト動作用クロック信号ＳＣＬＫ１が与
えられる。シフト動作用クロック信号ＳＣＬＫ１は、Ｏ
ＲゲートＧ４を介して第１のラッチ回路Ｌ１のクロック
入力端子Ｔ１に与えられ、シフト動作用クロック信号Ｓ
ＣＬＫ１の反転信号が、インバータＧ５を介して第２の
ラッチ回路Ｌ２のクロック入力端子Ｔ２に与えられる。
の電位がロー（Ｌ）に固定され、シフト動作用クロック
入力端子Ａにシフト動作用クロック信号ＳＣＬＫ１が与
えられる。シフト動作用クロック信号ＳＣＬＫ１は、Ｏ
ＲゲートＧ４を介して第１のラッチ回路Ｌ１のクロック
入力端子Ｔ１に与えられ、シフト動作用クロック信号Ｓ
ＣＬＫ１の反転信号が、インバータＧ５を介して第２の
ラッチ回路Ｌ２のクロック入力端子Ｔ２に与えられる。
【００１５】それにより、第１のラッチ回路Ｌ１から出
力されるデータが第２のラッチ回路Ｌ２に与えられ、診
断用データ入力端子Ｉに与えられる診断用データ（テス
トデータ）ＴＤがＡＮＤゲートＧ２およびＯＲゲートＧ
３を介して第１のラッチ回路Ｌ１のデータ入力端子Ｄ１
に与えられる。このように、第１および第２のラッチ回
路Ｌ１，Ｌ２はシフトレジスタとして機能する。
力されるデータが第２のラッチ回路Ｌ２に与えられ、診
断用データ入力端子Ｉに与えられる診断用データ（テス
トデータ）ＴＤがＡＮＤゲートＧ２およびＯＲゲートＧ
３を介して第１のラッチ回路Ｌ１のデータ入力端子Ｄ１
に与えられる。このように、第１および第２のラッチ回
路Ｌ１，Ｌ２はシフトレジスタとして機能する。
【００１６】次に、図７に示される半導体集積回路装置
に含まれる組合せ回路の診断手順を説明する。ここで
は、一例として組合せ回路２０ｂの診断を行なう場合の
動作を説明する。
に含まれる組合せ回路の診断手順を説明する。ここで
は、一例として組合せ回路２０ｂの診断を行なう場合の
動作を説明する。
【００１７】まず、入力端子Ｉ１４の電位をローに設定
すると、フリップフロップ回路１０ａ，１０ｂ，１０ｃ
の主クロック入力端子Ｔの電位がローに設定される。ま
た、入力端子Ｉ１５にシフト動作用クロック信号ＳＣＬ
Ｋ１を与えると、フリップフロップ回路１０ａ，１０
ｂ，１０ｃのシフト動作用クロック入力端子Ａにシフト
動作用クロック信号ＳＣＬＫ１が与えられる。それによ
り、フリップフロップ回路１０ａ，１０ｂ，１０ｃがシ
フト動作を行なう。
すると、フリップフロップ回路１０ａ，１０ｂ，１０ｃ
の主クロック入力端子Ｔの電位がローに設定される。ま
た、入力端子Ｉ１５にシフト動作用クロック信号ＳＣＬ
Ｋ１を与えると、フリップフロップ回路１０ａ，１０
ｂ，１０ｃのシフト動作用クロック入力端子Ａにシフト
動作用クロック信号ＳＣＬＫ１が与えられる。それによ
り、フリップフロップ回路１０ａ，１０ｂ，１０ｃがシ
フト動作を行なう。
【００１８】このシフト動作によって、入力端子Ｉ１３
の診断用データＴＤをフリップフロップ回路１０ａを介
してフリップフロップ回路１０ｂ内の第２のラッチ回路
Ｌ２に設定する。それにより、その診断用データＴＤは
フリップフロップ回路１０ｂのデータ出力端子Ｑから出
力され、組合せ回路２０ｂのデータ入力端子ｉ２に与え
られる。
の診断用データＴＤをフリップフロップ回路１０ａを介
してフリップフロップ回路１０ｂ内の第２のラッチ回路
Ｌ２に設定する。それにより、その診断用データＴＤは
フリップフロップ回路１０ｂのデータ出力端子Ｑから出
力され、組合せ回路２０ｂのデータ入力端子ｉ２に与え
られる。
【００１９】次に、入力端子Ｉ１５の電位をローに設定
すると、フリップフロップ回路１０ａ，１０ｂ，１０ｃ
のシフト動作用クロック入力端子Ａの電位がローに設定
される。また、入力端子Ｉ１４に主クロック信号ＣＬＫ
を与えると、フリップフロップ回路１０ａ，１０ｂ，１
０ｃの主クロック入力端子Ｔに主クロック信号ＣＬＫが
与えられる。それにより、フリップフロップ回路１０
ａ，１０ｂ，１０ｃは通常動作を行なう。
すると、フリップフロップ回路１０ａ，１０ｂ，１０ｃ
のシフト動作用クロック入力端子Ａの電位がローに設定
される。また、入力端子Ｉ１４に主クロック信号ＣＬＫ
を与えると、フリップフロップ回路１０ａ，１０ｂ，１
０ｃの主クロック入力端子Ｔに主クロック信号ＣＬＫが
与えられる。それにより、フリップフロップ回路１０
ａ，１０ｂ，１０ｃは通常動作を行なう。
【００２０】その通常動作によって、組合せ回路２０ｂ
のデータ出力端子ｏ２から出力されるデータが、フリッ
プフロップ回路１０ｃ内の第１のラッチ回路Ｌ１に取込
まれる。
のデータ出力端子ｏ２から出力されるデータが、フリッ
プフロップ回路１０ｃ内の第１のラッチ回路Ｌ１に取込
まれる。
【００２１】最後に、シフト動作によって、フリップフ
ロップ回路１０ｃ内の第１のラッチ回路Ｌ１に保持され
るデータをフリップフロップ回路１０ｃ内の第２のラッ
チ回路Ｌ２にシフトし、出力端子Ｏ１３から出力する。
ロップ回路１０ｃ内の第１のラッチ回路Ｌ１に保持され
るデータをフリップフロップ回路１０ｃ内の第２のラッ
チ回路Ｌ２にシフトし、出力端子Ｏ１３から出力する。
【００２２】このようにして、組合せ回路２０ｂに診断
用データを設定し、組合せ回路２０ｂから出力されるデ
ータを観測する。組合せ回路２０ａ，２０ｃも、同様に
して診断することができる。
用データを設定し、組合せ回路２０ｂから出力されるデ
ータを観測する。組合せ回路２０ａ，２０ｃも、同様に
して診断することができる。
【００２３】
【発明が解決しようとする課題】上記のように、図８の
フリップフロップ回路を含む半導体集積回路装置におい
ては、シフト動作時には、入力端子Ｉ１４を介して各フ
リップフロップ回路の主クロック入力端子Ｔの電位をロ
ーに設定する必要がある。しかし、各フリップフロップ
回路の主クロック入力端子Ｔに組合せ回路から出力され
るデータがクロック信号として与えられる構成の場合、
チップ外部から各フリップフロップ回路内の第１および
第２のラッチ回路Ｌ１，Ｌ２の動作を制御することがで
きない。したがって、このような構成の場合、組合せ回
路を診断することができない。
フリップフロップ回路を含む半導体集積回路装置におい
ては、シフト動作時には、入力端子Ｉ１４を介して各フ
リップフロップ回路の主クロック入力端子Ｔの電位をロ
ーに設定する必要がある。しかし、各フリップフロップ
回路の主クロック入力端子Ｔに組合せ回路から出力され
るデータがクロック信号として与えられる構成の場合、
チップ外部から各フリップフロップ回路内の第１および
第２のラッチ回路Ｌ１，Ｌ２の動作を制御することがで
きない。したがって、このような構成の場合、組合せ回
路を診断することができない。
【００２４】また、各フリップフロップ回路に組合せ回
路からのセット／リセット信号を供給されるセット／リ
セット信号入力端子を設けると、シフト動作時に、各フ
リップフロップ回路が、シフト動作と関わりなく、セッ
トまたはリセットされる可能性がある。そのため、フリ
ップフロップ回路にはセット／リセット信号入力端子が
設けられていない。
路からのセット／リセット信号を供給されるセット／リ
セット信号入力端子を設けると、シフト動作時に、各フ
リップフロップ回路が、シフト動作と関わりなく、セッ
トまたはリセットされる可能性がある。そのため、フリ
ップフロップ回路にはセット／リセット信号入力端子が
設けられていない。
【００２５】さらに、シフト動作時に第１のラッチ回路
Ｌ１のクロック入力端子Ｔ１に与えられるシフト動作用
クロック信号ＳＣＬＫ１の立上がりのタイミングが、第
２のラッチ回路Ｌ２のクロック入力端子Ｔ２に与えられ
る反転信号／ＳＣＬＫ１の立下がりのタイミングよりも
早くなると、第１および第２のラッチ回路Ｌ１，Ｌ２が
同時に能動化される期間が生じる。
Ｌ１のクロック入力端子Ｔ１に与えられるシフト動作用
クロック信号ＳＣＬＫ１の立上がりのタイミングが、第
２のラッチ回路Ｌ２のクロック入力端子Ｔ２に与えられ
る反転信号／ＳＣＬＫ１の立下がりのタイミングよりも
早くなると、第１および第２のラッチ回路Ｌ１，Ｌ２が
同時に能動化される期間が生じる。
【００２６】これによって、第２のラッチ回路Ｌ２が変
化前のデータを保持する前に、第１のラッチ回路Ｌ１の
データ入力端子Ｄ１に与えられる変化後のデータが第１
および第２のラッチ回路Ｌ１，Ｌ２を通って第２のラッ
チ回路Ｌ２のデータ出力端子Ｑ２に転送される。これを
同相転送と呼ぶ。図８のフリップフロップ回路では、シ
フト動作用クロック信号が１相のクロック信号であるた
め、同相転送を回避してシフト動作を確実に行なわせる
ためのクロックスキュー管理が困難であるという問題が
ある。
化前のデータを保持する前に、第１のラッチ回路Ｌ１の
データ入力端子Ｄ１に与えられる変化後のデータが第１
および第２のラッチ回路Ｌ１，Ｌ２を通って第２のラッ
チ回路Ｌ２のデータ出力端子Ｑ２に転送される。これを
同相転送と呼ぶ。図８のフリップフロップ回路では、シ
フト動作用クロック信号が１相のクロック信号であるた
め、同相転送を回避してシフト動作を確実に行なわせる
ためのクロックスキュー管理が困難であるという問題が
ある。
【００２７】この発明の目的は、主クロック入力端子に
主クロック信号としてデータが入力される構成の場合で
も組合せ回路の診断を容易に行なうことができ、セット
／リセット機能を有し、かつクロックスキュー管理が容
易なフリップフロップ回路を提供することである。
主クロック信号としてデータが入力される構成の場合で
も組合せ回路の診断を容易に行なうことができ、セット
／リセット機能を有し、かつクロックスキュー管理が容
易なフリップフロップ回路を提供することである。
【００２８】
【課題を解決するための手段】第１の発明に係るフリッ
プフロップ回路は、主データを受ける第１のデータ端
子、診断用データを受ける第２のデータ端子、第１のラ
ッチ手段、第２のラッチ手段、主クロック信号を受ける
第１のクロック端子、診断用クロック信号を受ける第２
のクロック端子、セット／リセット信号を受けるセット
／リセット端子、制御信号を受ける制御端子、第１のシ
フト動作用クロック信号を受ける第３のクロック端子、
第２のシフト動作用クロック信号を受ける第４のクロッ
ク端子、および論理手段を備える。
プフロップ回路は、主データを受ける第１のデータ端
子、診断用データを受ける第２のデータ端子、第１のラ
ッチ手段、第２のラッチ手段、主クロック信号を受ける
第１のクロック端子、診断用クロック信号を受ける第２
のクロック端子、セット／リセット信号を受けるセット
／リセット端子、制御信号を受ける制御端子、第１のシ
フト動作用クロック信号を受ける第３のクロック端子、
第２のシフト動作用クロック信号を受ける第４のクロッ
ク端子、および論理手段を備える。
【００２９】第１のラッチ手段は、第１のクロック信号
に応答して主データまたは診断用データを保持して出力
し、セット／リセット機能を有する。第２のラッチ手段
は、第２のクロック信号に応答して第１のラッチ手段の
出力信号を保持して出力し、セット／リセット機能を有
する。
に応答して主データまたは診断用データを保持して出力
し、セット／リセット機能を有する。第２のラッチ手段
は、第２のクロック信号に応答して第１のラッチ手段の
出力信号を保持して出力し、セット／リセット機能を有
する。
【００３０】論理手段は、通常動作時に、主クロック信
号に応答して、主データおよび第１のクロック信号を第
１のラッチ手段に与えかつ第２のクロック信号を第２の
ラッチ手段に与える。論理手段は、診断動作時に、制御
信号が第１の状態のときに、診断用クロック信号に応答
して主データおよび第１のクロック信号を第１のラッチ
手段に与え、制御信号が第２の状態のときに、診断用ク
ロック信号に応答してセット／リセット信号を第１のラ
ッチ手段に与える。論理手段は、シフト動作時に、第１
のシフト動作用クロック信号に応答して第１のクロック
信号および診断用データを第１のラッチ手段に与え、第
２のシフト動作用クロック信号に応答して第２のクロッ
ク信号を第２のラッチ手段に与える。
号に応答して、主データおよび第１のクロック信号を第
１のラッチ手段に与えかつ第２のクロック信号を第２の
ラッチ手段に与える。論理手段は、診断動作時に、制御
信号が第１の状態のときに、診断用クロック信号に応答
して主データおよび第１のクロック信号を第１のラッチ
手段に与え、制御信号が第２の状態のときに、診断用ク
ロック信号に応答してセット／リセット信号を第１のラ
ッチ手段に与える。論理手段は、シフト動作時に、第１
のシフト動作用クロック信号に応答して第１のクロック
信号および診断用データを第１のラッチ手段に与え、第
２のシフト動作用クロック信号に応答して第２のクロッ
ク信号を第２のラッチ手段に与える。
【００３１】第２の発明に係るフリップフロップ回路
は、主データを受ける第１のデータ端子、診断用データ
を受ける第２のデータ端子、第１のラッチ手段、第２の
ラッチ手段、主クロック信号を受ける第１のクロック端
子、診断用クロック信号を受ける第２のクロック端子、
第１のシフト動作用クロック信号を受ける第３のクロッ
ク端子、第２のシフト動作用クロック信号を受ける第４
のクロック端子、および論理手段を備える。
は、主データを受ける第１のデータ端子、診断用データ
を受ける第２のデータ端子、第１のラッチ手段、第２の
ラッチ手段、主クロック信号を受ける第１のクロック端
子、診断用クロック信号を受ける第２のクロック端子、
第１のシフト動作用クロック信号を受ける第３のクロッ
ク端子、第２のシフト動作用クロック信号を受ける第４
のクロック端子、および論理手段を備える。
【００３２】第１のラッチ手段は、第１のクロック信号
に応答して主データまたは診断用データを保持して出力
し、セット／リセット機能を有する。第２のラッチ手段
は、第２のクロック信号に応答して第１のラッチ手段の
出力信号を保持して出力し、セット／リセット機能を有
する。
に応答して主データまたは診断用データを保持して出力
し、セット／リセット機能を有する。第２のラッチ手段
は、第２のクロック信号に応答して第１のラッチ手段の
出力信号を保持して出力し、セット／リセット機能を有
する。
【００３３】論理手段は、通常動作時に、主クロック信
号に応答して、主データおよび第１のクロック信号を第
１のラッチ手段に与えかつ第２のクロック信号を第２の
ラッチ手段に与える。論理手段は、診断動作時に、診断
用クロック信号に応答して、主データおよび第１のクロ
ック信号、またはセット／リセット信号を第１のラッチ
手段に与える。論理手段は、シフト動作時に、第１のシ
フト動作用クロック信号に応答して第１のクロック信号
および診断用データを第１のラッチ手段に与え、第２の
シフト動作用クロック信号に応答して第２のクロック信
号を第２のラッチ手段に与える。
号に応答して、主データおよび第１のクロック信号を第
１のラッチ手段に与えかつ第２のクロック信号を第２の
ラッチ手段に与える。論理手段は、診断動作時に、診断
用クロック信号に応答して、主データおよび第１のクロ
ック信号、またはセット／リセット信号を第１のラッチ
手段に与える。論理手段は、シフト動作時に、第１のシ
フト動作用クロック信号に応答して第１のクロック信号
および診断用データを第１のラッチ手段に与え、第２の
シフト動作用クロック信号に応答して第２のクロック信
号を第２のラッチ手段に与える。
【００３４】
【作用】第１の発明に係るフリップフロップ回路におい
ては、通常動作時に、第１のラッチ手段および第２のラ
ッチ手段がマスタスレーブフリップフロップを構成す
る。主クロック信号に応答して、第１のラッチ手段の出
力信号が第２のラッチ手段に与えられかつ保持され、主
データが第１のラッチ手段に与えられかつ保持される。
ては、通常動作時に、第１のラッチ手段および第２のラ
ッチ手段がマスタスレーブフリップフロップを構成す
る。主クロック信号に応答して、第１のラッチ手段の出
力信号が第２のラッチ手段に与えられかつ保持され、主
データが第１のラッチ手段に与えられかつ保持される。
【００３５】診断動作時には、制御信号が第１の状態の
ときには、診断用クロック信号に応答して主データが第
１のラッチ手段に与えられかつ保持される。このとき、
第２のラッチ手段には第２のクロック信号が与えられな
いので、第２のラッチ手段内のデータは保持される。制
御信号が第２の状態のときには、診断用クロック信号に
応答してセット／リセット信号が第１のラッチ手段に与
えられる。それにより、第１および第２のラッチ手段が
セットまたはリセットされる。
ときには、診断用クロック信号に応答して主データが第
１のラッチ手段に与えられかつ保持される。このとき、
第２のラッチ手段には第２のクロック信号が与えられな
いので、第２のラッチ手段内のデータは保持される。制
御信号が第２の状態のときには、診断用クロック信号に
応答してセット／リセット信号が第１のラッチ手段に与
えられる。それにより、第１および第２のラッチ手段が
セットまたはリセットされる。
【００３６】シフト動作時には、第２のシフト動作用ク
ロック信号に応答して第１のラッチ手段の出力信号が第
２のラッチ手段に与えられかつ保持される。第１のシフ
ト動作用クロック信号に応答して診断用データが第１の
ラッチ手段に与えられかつ保持される。このとき、第１
および第２のラッチ手段にはセット／リセット信号は与
えられないので、第１および第２のラッチ手段がセット
またはリセットされることはない。
ロック信号に応答して第１のラッチ手段の出力信号が第
２のラッチ手段に与えられかつ保持される。第１のシフ
ト動作用クロック信号に応答して診断用データが第１の
ラッチ手段に与えられかつ保持される。このとき、第１
および第２のラッチ手段にはセット／リセット信号は与
えられないので、第１および第２のラッチ手段がセット
またはリセットされることはない。
【００３７】このように、診断動作時には、診断用クロ
ック信号に応答して第１のラッチ手段が制御されるの
で、フリップフロップ回路の第１のクロック端子に他の
回路から主クロック信号としてデータが与えられる構成
の場合にも、診断動作を行なうことが可能となる。
ック信号に応答して第１のラッチ手段が制御されるの
で、フリップフロップ回路の第１のクロック端子に他の
回路から主クロック信号としてデータが与えられる構成
の場合にも、診断動作を行なうことが可能となる。
【００３８】また、シフト動作時には、第１および第２
のラッチ手段にセット／リセット信号が与えられないの
で、シフト動作時に第１および第２のラッチ手段がセッ
トまたはリセットされることはない。
のラッチ手段にセット／リセット信号が与えられないの
で、シフト動作時に第１および第２のラッチ手段がセッ
トまたはリセットされることはない。
【００３９】さらに、シフト動作時には、第１のシフト
動作用クロック信号に応答して第１のラッチ手段が制御
され、第２のシフト動作用クロック信号に応答して第２
のラッチ手段が制御されるので、確実なシフト動作を行
なうことが可能となる。
動作用クロック信号に応答して第１のラッチ手段が制御
され、第２のシフト動作用クロック信号に応答して第２
のラッチ手段が制御されるので、確実なシフト動作を行
なうことが可能となる。
【００４０】第２の発明に係るフリップフロップ回路に
おいては、制御信号を受ける制御端子が設けられていな
い。診断動作時には、診断用クロック信号に応答して、
主データおよび第１のクロック信号、またはセット／リ
セット信号が第１のラッチ手段に与えられる。このと
き、第２のラッチ手段には、第２のクロック信号および
セット／リセット信号は与えられない。そのため、第２
のラッチ手段内のデータは保持される。
おいては、制御信号を受ける制御端子が設けられていな
い。診断動作時には、診断用クロック信号に応答して、
主データおよび第１のクロック信号、またはセット／リ
セット信号が第１のラッチ手段に与えられる。このと
き、第２のラッチ手段には、第２のクロック信号および
セット／リセット信号は与えられない。そのため、第２
のラッチ手段内のデータは保持される。
【００４１】第２の発明に係るフリップフロップ回路に
おける通常動作およびシフト動作は、第１の発明に係る
フリップフロップ回路における通常動作およびシフト動
作と同様である。
おける通常動作およびシフト動作は、第１の発明に係る
フリップフロップ回路における通常動作およびシフト動
作と同様である。
【００４２】
（１） 第１の実施例 図１は、この発明の第１の実施例によるフリップフロッ
プ回路を含む半導体集積回路装置の全体の構成の一例を
示すブロック図である。
プ回路を含む半導体集積回路装置の全体の構成の一例を
示すブロック図である。
【００４３】半導体チップＣＨ上に、複数のフリップフ
ロップ回路１ａ，１ｂ，１ｃ、複数の主組合せ回路２
ａ，２ｂ，２ｃ、セット系組合せ回路３およびリセット
系組合せ回路４が形成される。また、半導体チップＣＨ
には、入力端子Ｉ１〜Ｉ８および出力端子Ｏ１〜Ｏ４が
設けられる。
ロップ回路１ａ，１ｂ，１ｃ、複数の主組合せ回路２
ａ，２ｂ，２ｃ、セット系組合せ回路３およびリセット
系組合せ回路４が形成される。また、半導体チップＣＨ
には、入力端子Ｉ１〜Ｉ８および出力端子Ｏ１〜Ｏ４が
設けられる。
【００４４】フリップフロップ回路１ａ，１ｂ，１ｃの
各々は、主データ入力端子Ｄ、診断用クロック入力端子
Ｃ、診断用データ入力端子Ｉ、および主クロック入力端
子Ｔを有する。また、フリップフロップ回路１ａ，１
ｂ，１ｃの各々は、セット／リセット系制御信号入力端
子Ｘ、第１相シフト動作用クロック入力端子Ａ、リセッ
ト信号入力端子Ｒ、第２相シフト動作用クロック入力端
子Ｂ、データ出力端子Ｑおよびセット信号入力端子Ｓを
有する。
各々は、主データ入力端子Ｄ、診断用クロック入力端子
Ｃ、診断用データ入力端子Ｉ、および主クロック入力端
子Ｔを有する。また、フリップフロップ回路１ａ，１
ｂ，１ｃの各々は、セット／リセット系制御信号入力端
子Ｘ、第１相シフト動作用クロック入力端子Ａ、リセッ
ト信号入力端子Ｒ、第２相シフト動作用クロック入力端
子Ｂ、データ出力端子Ｑおよびセット信号入力端子Ｓを
有する。
【００４５】主組合せ回路２ａ，２ｂ，２ｃの各々は、
データ入力端子ｉ１，ｉ２およびデータ出力端子ｏ１，
ｏ２，ｏ３を有する。
データ入力端子ｉ１，ｉ２およびデータ出力端子ｏ１，
ｏ２，ｏ３を有する。
【００４６】入力端子Ｉ２，Ｉ３，Ｉ４は、フリップフ
ロップ回路１ａの主データ入力端子Ｄ、診断用データ入
力端子Ｉおよび主クロック入力端子Ｔにそれぞれ接続さ
れる。フリップフロップ回路１ａのデータ出力端子Ｑは
主組合せ回路２ａのデータ入力端子ｉ２およびフリップ
フロップ回路１ｂの診断用データ入力端子Ｉに接続され
る。主組合せ回路２ａのデータ出力端子ｏ２，ｏ３は、
フリップフロップ回路１ｂの主データ入力端子Ｄおよび
主クロック入力端子Ｔにそれぞれ接続される。
ロップ回路１ａの主データ入力端子Ｄ、診断用データ入
力端子Ｉおよび主クロック入力端子Ｔにそれぞれ接続さ
れる。フリップフロップ回路１ａのデータ出力端子Ｑは
主組合せ回路２ａのデータ入力端子ｉ２およびフリップ
フロップ回路１ｂの診断用データ入力端子Ｉに接続され
る。主組合せ回路２ａのデータ出力端子ｏ２，ｏ３は、
フリップフロップ回路１ｂの主データ入力端子Ｄおよび
主クロック入力端子Ｔにそれぞれ接続される。
【００４７】フリップフロップ回路１ｂのデータ出力端
子Ｑは、主組合せ回路２ｂのデータ入力端子ｉ２および
フリップフロップ回路１ｃの診断用データ入力端子Ｉに
接続される。主組合せ回路２ｂのデータ出力端子ｏ２，
ｏ３は、フリップフロップ回路１ｃの主データ入力端子
Ｄおよび主クロック入力端子Ｔにそれぞれ接続される。
子Ｑは、主組合せ回路２ｂのデータ入力端子ｉ２および
フリップフロップ回路１ｃの診断用データ入力端子Ｉに
接続される。主組合せ回路２ｂのデータ出力端子ｏ２，
ｏ３は、フリップフロップ回路１ｃの主データ入力端子
Ｄおよび主クロック入力端子Ｔにそれぞれ接続される。
【００４８】フリップフロップ回路１ｃのデータ出力端
子Ｑは、主組合せ回路２ｃのデータ入力端子ｉ２および
出力端子Ｏ３に接続される。主組合せ回路２ｃのデータ
出力端子ｏ１，ｏ２，ｏ３は出力端子Ｏ１，Ｏ２，Ｏ４
にそれぞれ接続される。
子Ｑは、主組合せ回路２ｃのデータ入力端子ｉ２および
出力端子Ｏ３に接続される。主組合せ回路２ｃのデータ
出力端子ｏ１，ｏ２，ｏ３は出力端子Ｏ１，Ｏ２，Ｏ４
にそれぞれ接続される。
【００４９】入力端子Ｉ５は、診断用クロック信号線を
介してフリップフロップ回路１ａ，１ｂ，１ｃの診断用
クロック入力端子Ｃに接続される。入力端子Ｉ６は、セ
ット／リセット系制御信号線を介してフリップフロップ
回路１ａ，１ｂ，１ｃのセット／リセット系制御信号入
力端子Ｘに接続される。入力端子Ｉ７は、第１相シフト
動作用クロック信号線を介してフリップフロップ回路１
ａ，１ｂ，１ｃの第１相シフト動作用クロック入力端子
Ａに接続される。入力端子Ｉ８は、第２相シフト動作用
クロック信号線を介してフリップフロップ回路１ａ，１
ｂ，１ｃの第２相シフト動作用クロック入力端子Ｂに接
続される。
介してフリップフロップ回路１ａ，１ｂ，１ｃの診断用
クロック入力端子Ｃに接続される。入力端子Ｉ６は、セ
ット／リセット系制御信号線を介してフリップフロップ
回路１ａ，１ｂ，１ｃのセット／リセット系制御信号入
力端子Ｘに接続される。入力端子Ｉ７は、第１相シフト
動作用クロック信号線を介してフリップフロップ回路１
ａ，１ｂ，１ｃの第１相シフト動作用クロック入力端子
Ａに接続される。入力端子Ｉ８は、第２相シフト動作用
クロック信号線を介してフリップフロップ回路１ａ，１
ｂ，１ｃの第２相シフト動作用クロック入力端子Ｂに接
続される。
【００５０】セット系組合せ回路３の出力信号は、フリ
ップフロップ回路１ａ，１ｂ，１ｃのセット信号入力端
子Ｓにそれぞれ与えられる。リセット系組合せ回路４の
出力信号は、フリップフロップ回路１ａ，１ｂ，１ｃの
リセット信号入力端子Ｒにそれぞれ与えられる。
ップフロップ回路１ａ，１ｂ，１ｃのセット信号入力端
子Ｓにそれぞれ与えられる。リセット系組合せ回路４の
出力信号は、フリップフロップ回路１ａ，１ｂ，１ｃの
リセット信号入力端子Ｒにそれぞれ与えられる。
【００５１】図２に、図１の半導体集積回路装置に用い
られるフリップフロップ回路のピン配置を示す。ピン３
１，３２，３３，３４は、主データ入力端子Ｄ、診断用
クロック入力端子Ｃ、診断用データ入力端子Ｉおよび主
クロック入力端子Ｔにそれぞれ接続される。ピン３５，
３６，３７，３８は、セット／リセット系制御信号入力
端子Ｘ、第１相シフト動作用クロック入力端子Ａ、リセ
ット信号入力端子Ｒ、および第２相シフト動作用クロッ
ク入力端子Ｂにそれぞれ接続される。ピン３９はデータ
出力端子Ｑに接続され、ピン４０はセット信号入力端子
Ｓに接続される。
られるフリップフロップ回路のピン配置を示す。ピン３
１，３２，３３，３４は、主データ入力端子Ｄ、診断用
クロック入力端子Ｃ、診断用データ入力端子Ｉおよび主
クロック入力端子Ｔにそれぞれ接続される。ピン３５，
３６，３７，３８は、セット／リセット系制御信号入力
端子Ｘ、第１相シフト動作用クロック入力端子Ａ、リセ
ット信号入力端子Ｒ、および第２相シフト動作用クロッ
ク入力端子Ｂにそれぞれ接続される。ピン３９はデータ
出力端子Ｑに接続され、ピン４０はセット信号入力端子
Ｓに接続される。
【００５２】図３は、第１の実施例によるフリップフロ
ップ回路の詳細な構成を示す回路図である。図３のフリ
ップフロップ回路は、第１のラッチ回路Ｌ１、第２のラ
ッチ回路Ｌ２、ＡＮＤゲートＧ１１，Ｇ１２，Ｇ１３、
ＯＲゲートＧ１４，Ｇ１５，Ｇ１６，Ｇ１７，Ｇ１８，
Ｇ１９，Ｇ２０およびインバータＧ２１，Ｇ２２，Ｇ２
３，Ｇ２４を含む。
ップ回路の詳細な構成を示す回路図である。図３のフリ
ップフロップ回路は、第１のラッチ回路Ｌ１、第２のラ
ッチ回路Ｌ２、ＡＮＤゲートＧ１１，Ｇ１２，Ｇ１３、
ＯＲゲートＧ１４，Ｇ１５，Ｇ１６，Ｇ１７，Ｇ１８，
Ｇ１９，Ｇ２０およびインバータＧ２１，Ｇ２２，Ｇ２
３，Ｇ２４を含む。
【００５３】主データ入力端子ＤはＡＮＤゲートＧ１１
の一方の入力端子に接続され、診断用データ入力端子Ｉ
はＡＮＤゲートＧ１２の一方の入力端子に接続される。
主クロック入力端子ＴはインバータＧ２１を介してＡＮ
ＤゲートＧ１３の一方の入力端子に接続され、診断用ク
ロック入力端子ＣはＡＮＤゲートＧ１３の他方の入力端
子に接続される。ＡＮＤゲートＧ１３の出力端子はＡＮ
ＤゲートＧ１１の他方の入力端子、ＯＲゲートＧ１６の
一方の入力端子およびＯＲゲートＧ１９の一方の入力端
子に接続される。
の一方の入力端子に接続され、診断用データ入力端子Ｉ
はＡＮＤゲートＧ１２の一方の入力端子に接続される。
主クロック入力端子ＴはインバータＧ２１を介してＡＮ
ＤゲートＧ１３の一方の入力端子に接続され、診断用ク
ロック入力端子ＣはＡＮＤゲートＧ１３の他方の入力端
子に接続される。ＡＮＤゲートＧ１３の出力端子はＡＮ
ＤゲートＧ１１の他方の入力端子、ＯＲゲートＧ１６の
一方の入力端子およびＯＲゲートＧ１９の一方の入力端
子に接続される。
【００５４】セット／リセット系制御信号入力端子Ｘは
インバータＧ２２を介してＯＲゲートＧ１４の一方の入
力端子およびＯＲゲートＧ１７の一方の入力端子に接続
される。第１相シフト動作用クロック入力端子Ａは、Ａ
ＮＤゲートＧ１２の他方の入力端子およびＯＲゲートＧ
１６の他方の入力端子に接続される。第２相シフト動作
用クロック入力端子Ｂは、インバータＧ２３を介してＯ
ＲゲートＧ１８の一方の入力端子、ＯＲゲートＧ１９の
他方の入力端子およびＯＲゲートＧ２０の一方の入力端
子に接続される。
インバータＧ２２を介してＯＲゲートＧ１４の一方の入
力端子およびＯＲゲートＧ１７の一方の入力端子に接続
される。第１相シフト動作用クロック入力端子Ａは、Ａ
ＮＤゲートＧ１２の他方の入力端子およびＯＲゲートＧ
１６の他方の入力端子に接続される。第２相シフト動作
用クロック入力端子Ｂは、インバータＧ２３を介してＯ
ＲゲートＧ１８の一方の入力端子、ＯＲゲートＧ１９の
他方の入力端子およびＯＲゲートＧ２０の一方の入力端
子に接続される。
【００５５】ＯＲゲートＧ１１の出力端子およびＯＲゲ
ートＧ１２の出力端子はＯＲゲートＧ１５の一方の入力
端子および他方の入力端子にそれぞれ接続される。ＯＲ
ゲートＧ１５の出力端子は第１のラッチ回路Ｌ１のデー
タ入力端子Ｄ１に接続される。ＯＲゲートＧ１６の出力
端子は第１のラッチ回路Ｌ１のクロック入力端子Ｔ１に
接続される。
ートＧ１２の出力端子はＯＲゲートＧ１５の一方の入力
端子および他方の入力端子にそれぞれ接続される。ＯＲ
ゲートＧ１５の出力端子は第１のラッチ回路Ｌ１のデー
タ入力端子Ｄ１に接続される。ＯＲゲートＧ１６の出力
端子は第１のラッチ回路Ｌ１のクロック入力端子Ｔ１に
接続される。
【００５６】セット信号入力端子ＳはＯＲゲートＧ１４
の他方の入力端子に接続され、リセット信号入力端子Ｒ
はＯＲゲートＧ１７の他方の入力端子に接続される。Ｏ
ＲゲートＧ１４の出力端子は第１のラッチ回路Ｌ１のセ
ット端子Ｓ１およびＯＲゲートＧ１８の他方の入力端子
に接続される。ＯＲゲートＧ１７の出力端子は第１のラ
ッチ回路Ｌ１のリセット端子Ｒ１およびＯＲゲートＧ２
０の他方の入力端子に接続される。
の他方の入力端子に接続され、リセット信号入力端子Ｒ
はＯＲゲートＧ１７の他方の入力端子に接続される。Ｏ
ＲゲートＧ１４の出力端子は第１のラッチ回路Ｌ１のセ
ット端子Ｓ１およびＯＲゲートＧ１８の他方の入力端子
に接続される。ＯＲゲートＧ１７の出力端子は第１のラ
ッチ回路Ｌ１のリセット端子Ｒ１およびＯＲゲートＧ２
０の他方の入力端子に接続される。
【００５７】第１のラッチ回路Ｌ１のデータ出力端子Ｑ
１は第２のラッチ回路Ｌ２のデータ入力端子Ｄ２に接続
される。ＯＲゲートＧ１９の出力端子はインバータＧ２
４を介して第２のラッチ回路Ｌ２のクロック入力端子Ｔ
２に接続される。ＯＲゲートＧ１８の出力端子は第２の
ラッチ回路Ｌ２のセット端子Ｓ２に接続され、ＯＲゲー
トＧ２０の出力端子は第２のラッチ回路Ｌ２のリセット
端子Ｒ２に接続される。第２のラッチ回路Ｌ２のデータ
出力端子Ｑ２はデータ出力端子Ｑに接続される。
１は第２のラッチ回路Ｌ２のデータ入力端子Ｄ２に接続
される。ＯＲゲートＧ１９の出力端子はインバータＧ２
４を介して第２のラッチ回路Ｌ２のクロック入力端子Ｔ
２に接続される。ＯＲゲートＧ１８の出力端子は第２の
ラッチ回路Ｌ２のセット端子Ｓ２に接続され、ＯＲゲー
トＧ２０の出力端子は第２のラッチ回路Ｌ２のリセット
端子Ｒ２に接続される。第２のラッチ回路Ｌ２のデータ
出力端子Ｑ２はデータ出力端子Ｑに接続される。
【００５８】第１および第２のラッチ回路Ｌ１，Ｌ２
は、図８に示される第１および第２のラッチ回路Ｌ１，
Ｌ２と同様に、ハイイネーブルのＤタイプラッチ回路で
ある。
は、図８に示される第１および第２のラッチ回路Ｌ１，
Ｌ２と同様に、ハイイネーブルのＤタイプラッチ回路で
ある。
【００５９】次に、図４の論理状態図を参照しながら図
３のフリップフロップ回路の動作を説明する。このフリ
ップフロップ回路は、通常動作、診断動作およびシフト
動作を行なうことができる。各動作の決定は、第１相シ
フト動作用クロック入力端子Ａ、第２相シフト動作用ク
ロック入力端子Ｂ、診断用クロック入力端子Ｃおよびセ
ット／リセット系制御信号入力端子Ｘの信号値によって
行なわれる。
３のフリップフロップ回路の動作を説明する。このフリ
ップフロップ回路は、通常動作、診断動作およびシフト
動作を行なうことができる。各動作の決定は、第１相シ
フト動作用クロック入力端子Ａ、第２相シフト動作用ク
ロック入力端子Ｂ、診断用クロック入力端子Ｃおよびセ
ット／リセット系制御信号入力端子Ｘの信号値によって
行なわれる。
【００６０】（ａ） 通常動作 第１相シフト動作用クロック入力端子Ａの電位をロー
（Ｌ）に設定し、第２相シフト動作用クロック入力端子
Ｂ、診断用クロック入力端子Ｃおよびセット／リセット
系制御信号入力端子Ｘの電位をハイ（Ｈ）に設定する。
（Ｌ）に設定し、第２相シフト動作用クロック入力端子
Ｂ、診断用クロック入力端子Ｃおよびセット／リセット
系制御信号入力端子Ｘの電位をハイ（Ｈ）に設定する。
【００６１】主クロック入力端子Ｔに与えられる主クロ
ック信号ＣＬＫの反転信号／ＣＬＫがインバータＧ２
１、ＡＮＤゲートＧ１３およびＯＲゲートＧ１６を介し
て第１のラッチ回路Ｌ１のクロック入力端子Ｔ１に与え
られ、主クロック信号ＣＬＫと同相の信号がＯＲゲート
Ｇ１９およびインバータＧ２４を介して第２のラッチ回
路Ｌ２のクロック入力端子Ｔ２に与えられる。
ック信号ＣＬＫの反転信号／ＣＬＫがインバータＧ２
１、ＡＮＤゲートＧ１３およびＯＲゲートＧ１６を介し
て第１のラッチ回路Ｌ１のクロック入力端子Ｔ１に与え
られ、主クロック信号ＣＬＫと同相の信号がＯＲゲート
Ｇ１９およびインバータＧ２４を介して第２のラッチ回
路Ｌ２のクロック入力端子Ｔ２に与えられる。
【００６２】それにより、第１のラッチ回路Ｌ１の出力
信号が第２のラッチ回路Ｌ２に与えられかつ保持され、
主データ入力端子Ｄに与えられる主データＭＤがＡＮＤ
ゲートＧ１１およびＯＲゲートＧ１５を介して第１のラ
ッチ回路Ｌ１のデータ入力端子Ｄ１に与えられかつ保持
される。このように、第１および第２のラッチ回路Ｌ
１，Ｌ２がマスタスレーブフリップフロップとして機能
する。
信号が第２のラッチ回路Ｌ２に与えられかつ保持され、
主データ入力端子Ｄに与えられる主データＭＤがＡＮＤ
ゲートＧ１１およびＯＲゲートＧ１５を介して第１のラ
ッチ回路Ｌ１のデータ入力端子Ｄ１に与えられかつ保持
される。このように、第１および第２のラッチ回路Ｌ
１，Ｌ２がマスタスレーブフリップフロップとして機能
する。
【００６３】また、セット信号入力端子Ｓにローレベル
のセット信号ＳＴが与えられると、そのセット信号ＳＴ
はＯＲゲートＧ１４を介して第１のラッチ回路Ｌ１のセ
ット端子Ｓ１に与えられ、さらに、ＯＲゲートＧ１８を
介して第２のラッチ回路Ｌ２のセット端子Ｓ２に与えら
れる。それにより、第１および第２のラッチ回路Ｌ１，
Ｌ２がセットされる。
のセット信号ＳＴが与えられると、そのセット信号ＳＴ
はＯＲゲートＧ１４を介して第１のラッチ回路Ｌ１のセ
ット端子Ｓ１に与えられ、さらに、ＯＲゲートＧ１８を
介して第２のラッチ回路Ｌ２のセット端子Ｓ２に与えら
れる。それにより、第１および第２のラッチ回路Ｌ１，
Ｌ２がセットされる。
【００６４】リセット信号入力端子Ｒにローレベルのリ
セット信号ＲＳＴが与えられると、そのリセット信号Ｒ
ＳＴはＯＲゲートＧ１７を介して第１のラッチ回路Ｌ１
のリセット端子Ｒ１に与えられ、さらに、ＯＲゲートＧ
２０を介して第２のラッチ回路Ｌ２のリセット端子Ｒ２
に与えられる。それにより、第１および第２のラッチ回
路Ｌ１，Ｌ２はリセットされる。
セット信号ＲＳＴが与えられると、そのリセット信号Ｒ
ＳＴはＯＲゲートＧ１７を介して第１のラッチ回路Ｌ１
のリセット端子Ｒ１に与えられ、さらに、ＯＲゲートＧ
２０を介して第２のラッチ回路Ｌ２のリセット端子Ｒ２
に与えられる。それにより、第１および第２のラッチ回
路Ｌ１，Ｌ２はリセットされる。
【００６５】（ｂ） 診断動作 主組合せ回路の診断時には、第１相シフト動作用クロッ
ク入力端子Ａ、第２相シフト動作用クロック入力端子Ｂ
およびセット／リセット系制御信号入力端子Ｘの電位を
ローに設定し、診断用クロック入力端子Ｃに診断用クロ
ック信号ＴＣＬＫを与える。
ク入力端子Ａ、第２相シフト動作用クロック入力端子Ｂ
およびセット／リセット系制御信号入力端子Ｘの電位を
ローに設定し、診断用クロック入力端子Ｃに診断用クロ
ック信号ＴＣＬＫを与える。
【００６６】主クロック入力端子Ｔの電位がローなら
ば、診断用クロック信号ＴＣＬＫがＡＮＤゲートＧ１３
およびＯＲゲートＧ１６を介して第１のラッチ回路Ｌ１
のクロック入力端子Ｔ１に与えられる。それにより、主
データ入力端子Ｄに与えられる主データＭＤがＡＮＤゲ
ートＧ１１およびＯＲゲートＧ１５を介して第１のラッ
チ回路Ｌ１のデータ入力端子Ｄ１に与えられかつ保持さ
れる。
ば、診断用クロック信号ＴＣＬＫがＡＮＤゲートＧ１３
およびＯＲゲートＧ１６を介して第１のラッチ回路Ｌ１
のクロック入力端子Ｔ１に与えられる。それにより、主
データ入力端子Ｄに与えられる主データＭＤがＡＮＤゲ
ートＧ１１およびＯＲゲートＧ１５を介して第１のラッ
チ回路Ｌ１のデータ入力端子Ｄ１に与えられかつ保持さ
れる。
【００６７】このとき、第２のラッチ回路Ｌ２のクロッ
ク入力端子Ｔ２の電位はローに固定されるので、第２の
ラッチ回路Ｌ２内のデータは保持される。また、第１の
ラッチ回路Ｌ１のセット端子Ｓ１およびリセット端子Ｒ
１の電位および第２のラッチ回路Ｌ２のセット端子Ｓ２
およびリセット端子Ｒ２の電位はハイに固定されるの
で、第１および第２のラッチ回路Ｌ１，Ｌ２はリセット
およびセットされない。
ク入力端子Ｔ２の電位はローに固定されるので、第２の
ラッチ回路Ｌ２内のデータは保持される。また、第１の
ラッチ回路Ｌ１のセット端子Ｓ１およびリセット端子Ｒ
１の電位および第２のラッチ回路Ｌ２のセット端子Ｓ２
およびリセット端子Ｒ２の電位はハイに固定されるの
で、第１および第２のラッチ回路Ｌ１，Ｌ２はリセット
およびセットされない。
【００６８】主クロック入力端子Ｔの電位がハイなら
ば、第１のラッチ回路Ｌ１のクロック入力端子Ｔ１の電
位はローになる。したがって、主データ入力端子Ｄに与
えられる主データＭＤは第１のラッチ回路Ｌ１に取込ま
れず、第１のラッチ回路Ｌ１内のデータは保持される。
ば、第１のラッチ回路Ｌ１のクロック入力端子Ｔ１の電
位はローになる。したがって、主データ入力端子Ｄに与
えられる主データＭＤは第１のラッチ回路Ｌ１に取込ま
れず、第１のラッチ回路Ｌ１内のデータは保持される。
【００６９】セット／リセット系組合せ回路の診断時に
は、第１相シフト動作用クロック入力端子Ａ、第２相シ
フト動作用クロック入力端子Ｂおよび診断用クロック入
力端子Ｃの電位をローに設定し、セット／リセット系制
御信号入力端子Ｘにハイレベルのセット／リセット系制
御信号Ｓ／Ｒを与える。
は、第１相シフト動作用クロック入力端子Ａ、第２相シ
フト動作用クロック入力端子Ｂおよび診断用クロック入
力端子Ｃの電位をローに設定し、セット／リセット系制
御信号入力端子Ｘにハイレベルのセット／リセット系制
御信号Ｓ／Ｒを与える。
【００７０】セット信号入力端子Ｓにローレベルのセッ
ト信号ＳＴが与えられると、このセット信号ＳＴはＯＲ
ゲートＧ１４を介して第１のラッチ回路Ｌ１のセット端
子Ｓ１に与えられる。それにより、第１のラッチ回路Ｌ
１がセットされる。
ト信号ＳＴが与えられると、このセット信号ＳＴはＯＲ
ゲートＧ１４を介して第１のラッチ回路Ｌ１のセット端
子Ｓ１に与えられる。それにより、第１のラッチ回路Ｌ
１がセットされる。
【００７１】リセット信号入力端子Ｒにローレベルのリ
セット信号ＲＳＴが与えられると、そのリセット信号Ｒ
ＳＴはＯＲゲートＧ１７を介して第１のラッチ回路Ｌ１
のリセット端子Ｒ１に与えられる。それにより、第１の
ラッチ回路Ｌ１がリセットされる。
セット信号ＲＳＴが与えられると、そのリセット信号Ｒ
ＳＴはＯＲゲートＧ１７を介して第１のラッチ回路Ｌ１
のリセット端子Ｒ１に与えられる。それにより、第１の
ラッチ回路Ｌ１がリセットされる。
【００７２】このとき、第２のラッチ回路Ｌ２のクロッ
ク入力端子Ｔ２の電位はローに固定されるので、第２の
ラッチ回路Ｌ２内のデータは保持される。また、第２の
ラッチ回路Ｌ２のセット端子Ｓ２およびリセット端子Ｒ
２の電位はハイに固定されるので、第２のラッチ回路Ｌ
２はセットおよびリセットされない。
ク入力端子Ｔ２の電位はローに固定されるので、第２の
ラッチ回路Ｌ２内のデータは保持される。また、第２の
ラッチ回路Ｌ２のセット端子Ｓ２およびリセット端子Ｒ
２の電位はハイに固定されるので、第２のラッチ回路Ｌ
２はセットおよびリセットされない。
【００７３】（ｃ） シフト動作 診断用クロック入力端子Ｃおよびセット／リセット系制
御信号入力端子Ｘの電位をローに設定し、第１相シフト
動作用クロック入力端子Ａに第１相シフト動作用クロッ
ク信号ＳＣＬＫ１を与え、第２相シフト動作用クロック
入力端子Ｂに第２相シフト動作用クロック信号ＳＣＬＫ
２を与える。
御信号入力端子Ｘの電位をローに設定し、第１相シフト
動作用クロック入力端子Ａに第１相シフト動作用クロッ
ク信号ＳＣＬＫ１を与え、第２相シフト動作用クロック
入力端子Ｂに第２相シフト動作用クロック信号ＳＣＬＫ
２を与える。
【００７４】第１相シフト動作用クロック信号ＳＣＬＫ
１はＯＲゲートＧ１６を介して第１のラッチ回路Ｌ１の
クロック入力端子Ｔ１に与えられ、第２相シフト動作用
クロック信号ＳＣＬＫ２はインバータＧ２３、ＯＲゲー
トＧ１９およびインバータＧ２４を介して第２のラッチ
回路Ｌ２のクロック入力端子Ｔ２に与えられる。
１はＯＲゲートＧ１６を介して第１のラッチ回路Ｌ１の
クロック入力端子Ｔ１に与えられ、第２相シフト動作用
クロック信号ＳＣＬＫ２はインバータＧ２３、ＯＲゲー
トＧ１９およびインバータＧ２４を介して第２のラッチ
回路Ｌ２のクロック入力端子Ｔ２に与えられる。
【００７５】第２相シフト動作用クロック信号ＳＣＬＫ
２に応答して、第１のラッチ回路Ｌ１から出力されるデ
ータが第２のラッチ回路Ｌ２に与えられかつ保持され、
第１相シフト動作用クロック信号ＳＣＬＫ１に応答し
て、診断用データ入力端子Ｉに与えられる診断用データ
ＴＤがＡＮＤゲートＧ１２およびＯＲゲートＧ１５を介
して第１のラッチ回路Ｌ１に与えられかつ保持される。
２に応答して、第１のラッチ回路Ｌ１から出力されるデ
ータが第２のラッチ回路Ｌ２に与えられかつ保持され、
第１相シフト動作用クロック信号ＳＣＬＫ１に応答し
て、診断用データ入力端子Ｉに与えられる診断用データ
ＴＤがＡＮＤゲートＧ１２およびＯＲゲートＧ１５を介
して第１のラッチ回路Ｌ１に与えられかつ保持される。
【００７６】このように第１のラッチ回路Ｌ１および第
２のラッチ回路Ｌ２が主データ入力端子Ｄとデータ出力
端子Ｑとの間でシフトレジスタを構成する。
２のラッチ回路Ｌ２が主データ入力端子Ｄとデータ出力
端子Ｑとの間でシフトレジスタを構成する。
【００７７】このとき、第１のラッチ回路Ｌ１のセット
端子Ｓ１およびリセット端子Ｒ１の電位および第２のラ
ッチ回路Ｌ２のセット端子Ｓ２およびリセット端子Ｒ２
の電位はハイに固定されるので、第１および第２のラッ
チ回路Ｌ１，Ｌ２はセットおよびリセットされない。
端子Ｓ１およびリセット端子Ｒ１の電位および第２のラ
ッチ回路Ｌ２のセット端子Ｓ２およびリセット端子Ｒ２
の電位はハイに固定されるので、第１および第２のラッ
チ回路Ｌ１，Ｌ２はセットおよびリセットされない。
【００７８】次に、図１に示される半導体集積回路装置
の診断手順を説明する。なお、主組合せ回路２ａ，２
ｂ，２ｃ、セット系組合せ回路３およびリセット系組合
せ回路４の診断においては、それらが正常な場合に各タ
イミングにおける各回路の入力状態および出力状態が計
算により求められていることが前提となる。
の診断手順を説明する。なお、主組合せ回路２ａ，２
ｂ，２ｃ、セット系組合せ回路３およびリセット系組合
せ回路４の診断においては、それらが正常な場合に各タ
イミングにおける各回路の入力状態および出力状態が計
算により求められていることが前提となる。
【００７９】ここでは、一例として主組合せ回路２ｂの
診断を行なう場合の動作を説明する。
診断を行なう場合の動作を説明する。
【００８０】（ａ） まず、入力端子Ｉ５，Ｉ６の電位
をローに設定し、入力端子Ｉ７に第１相シフト動作用ク
ロック信号ＳＣＬＫ１を与え、入力端子Ｉ８に第２相シ
フト動作用クロック信号ＳＣＬＫ２を与えると、フリッ
プフロップ回路１ａ，１ｂ，１ｃはシフト動作を行な
う。
をローに設定し、入力端子Ｉ７に第１相シフト動作用ク
ロック信号ＳＣＬＫ１を与え、入力端子Ｉ８に第２相シ
フト動作用クロック信号ＳＣＬＫ２を与えると、フリッ
プフロップ回路１ａ，１ｂ，１ｃはシフト動作を行な
う。
【００８１】このシフト動作によって、入力端子Ｉ３に
与えられる診断用データＴＤをフリップフロップ回路１
ａを介してフリップフロップ回路１ｂ内の第２のラッチ
回路Ｌ２に設定する。その診断用データＴＤは、フリッ
プフロップ回路１ｂのデータ出力端子Ｑから出力され、
主組合せ回路２ｂのデータ入力端子ｉ２に与えられる。
与えられる診断用データＴＤをフリップフロップ回路１
ａを介してフリップフロップ回路１ｂ内の第２のラッチ
回路Ｌ２に設定する。その診断用データＴＤは、フリッ
プフロップ回路１ｂのデータ出力端子Ｑから出力され、
主組合せ回路２ｂのデータ入力端子ｉ２に与えられる。
【００８２】シフト動作中はフリップフロップ回路１ｂ
のセット／リセット系制御信号入力端子Ｘの電位がロー
に固定されるので、フリップフロップ回路１ｂ内の第１
および第２のラッチ回路Ｌ１，Ｌ２にセット信号および
リセット信号は与えられない。
のセット／リセット系制御信号入力端子Ｘの電位がロー
に固定されるので、フリップフロップ回路１ｂ内の第１
および第２のラッチ回路Ｌ１，Ｌ２にセット信号および
リセット信号は与えられない。
【００８３】（ｂ） 次に、入力端子Ｉ６，Ｉ７，Ｉ８
の電位をローに設定し、入力端子Ｉ５に診断用クロック
信号ＴＣＬＫを与えると、フリップフロップ回路１ａ，
１ｂ，１ｃは診断動作を行なう。
の電位をローに設定し、入力端子Ｉ５に診断用クロック
信号ＴＣＬＫを与えると、フリップフロップ回路１ａ，
１ｂ，１ｃは診断動作を行なう。
【００８４】フリップフロップ回路１ｃの主クロック入
力端子Ｔの電位がローならば、主組合せ回路２ｂのデー
タ出力端子ｏ２から出力されるデータがフリップフロッ
プ回路１ｃ内の第１のラッチ回路Ｌ１に取込まれる。
力端子Ｔの電位がローならば、主組合せ回路２ｂのデー
タ出力端子ｏ２から出力されるデータがフリップフロッ
プ回路１ｃ内の第１のラッチ回路Ｌ１に取込まれる。
【００８５】このとき、フリップフロップ回路１ａ，１
ｂ，１ｃの第２相シフト動作用クロック入力端子Ｂの電
位はローに固定されているので、フリップフロップ回路
１ａ，１ｂ，１ｃ内の第２のラッチ回路Ｌ２内のデータ
は保持される。
ｂ，１ｃの第２相シフト動作用クロック入力端子Ｂの電
位はローに固定されているので、フリップフロップ回路
１ａ，１ｂ，１ｃ内の第２のラッチ回路Ｌ２内のデータ
は保持される。
【００８６】フリップフロップ回路１ｃの主クロック入
力端子Ｔの電位がハイならば、主組合せ回路２ｂデータ
出力端子ｏ２から出力されるデータはフリップフロップ
回路１ｃ内の第１のラッチ回路Ｌ１には取込まれない。
力端子Ｔの電位がハイならば、主組合せ回路２ｂデータ
出力端子ｏ２から出力されるデータはフリップフロップ
回路１ｃ内の第１のラッチ回路Ｌ１には取込まれない。
【００８７】（ｃ） 最後に、入力端子Ｉ５，Ｉ６の電
位をローに設定し、入力端子Ｉ７，Ｉ８に第１相シフト
動作用クロック信号ＳＣＬＫ２および第２相シフト動作
用クロック信号ＳＣＬＫ２をそれぞれ与えると、フリッ
プフロップ回路１ａ，１ｂ，１ｃがシフト動作を行な
う。
位をローに設定し、入力端子Ｉ７，Ｉ８に第１相シフト
動作用クロック信号ＳＣＬＫ２および第２相シフト動作
用クロック信号ＳＣＬＫ２をそれぞれ与えると、フリッ
プフロップ回路１ａ，１ｂ，１ｃがシフト動作を行な
う。
【００８８】このシフト動作によって、フリップフロッ
プ回路１ｃ内の第１のラッチ回路Ｌ１にラッチされるデ
ータを、フリップフロップ回路１ｃ内の第２のラッチ回
路Ｌ２を介して出力端子Ｏ３に出力する。
プ回路１ｃ内の第１のラッチ回路Ｌ１にラッチされるデ
ータを、フリップフロップ回路１ｃ内の第２のラッチ回
路Ｌ２を介して出力端子Ｏ３に出力する。
【００８９】このようにして、主組合せ回路２ｂに診断
用データを設定し、主組合せ回路２ｂから出力されるデ
ータを観測することができる。他の主組合せ回路２ａ，
２ｃの診断も同様に行なうことができる。
用データを設定し、主組合せ回路２ｂから出力されるデ
ータを観測することができる。他の主組合せ回路２ａ，
２ｃの診断も同様に行なうことができる。
【００９０】次に、セット系組合せ回路３の診断を行な
う場合の動作を説明する。 （ａ） まず、シフト動作により、入力端子Ｉ３を介し
てフリップフロップ回路１ａ，１ｂ，１ｃの各々の第１
のラッチ回路Ｌ１に診断用データＴＤとして“０”を設
定する。
う場合の動作を説明する。 （ａ） まず、シフト動作により、入力端子Ｉ３を介し
てフリップフロップ回路１ａ，１ｂ，１ｃの各々の第１
のラッチ回路Ｌ１に診断用データＴＤとして“０”を設
定する。
【００９１】（ｂ） 次に、入力端子Ｉ５，Ｉ７，Ｉ８
の電位をローに設定し、入力端子Ｉ６にセット／リセッ
ト系制御信号Ｓ／Ｒを与えると、フリップフロップ回路
１ａ，１ｂ，１ｃは診断動作を行なう。
の電位をローに設定し、入力端子Ｉ６にセット／リセッ
ト系制御信号Ｓ／Ｒを与えると、フリップフロップ回路
１ａ，１ｂ，１ｃは診断動作を行なう。
【００９２】その診断動作によって、セット系組合せ回
路３から出力されるローレベルのセット信号ＳＴが、フ
リップフロップ回路１ａ，１ｂ，１ｃのセット端子Ｓに
与えられる。セット系組合せ回路３が正常であるなら
ば、フリップフロップ回路１ａ，１ｂ，１ｃ内の第１の
ラッチ回路Ｌ１内の診断用データ“０”が“１”にセッ
トされる。
路３から出力されるローレベルのセット信号ＳＴが、フ
リップフロップ回路１ａ，１ｂ，１ｃのセット端子Ｓに
与えられる。セット系組合せ回路３が正常であるなら
ば、フリップフロップ回路１ａ，１ｂ，１ｃ内の第１の
ラッチ回路Ｌ１内の診断用データ“０”が“１”にセッ
トされる。
【００９３】このとき、フリップフロップ回路１ａ，１
ｂ，１ｃの第２相シフト動作用クロック入力端子Ｂの電
位はローに固定されているので、フリップフロップ回路
１ａ，１ｂ，１ｃ内の第２のラッチ回路Ｌ２内のデータ
は保持される。
ｂ，１ｃの第２相シフト動作用クロック入力端子Ｂの電
位はローに固定されているので、フリップフロップ回路
１ａ，１ｂ，１ｃ内の第２のラッチ回路Ｌ２内のデータ
は保持される。
【００９４】（ｃ） 最後に、シフト動作により、フリ
ップフロップ回路１ａ，１ｂ，１ｃの第１のラッチ回路
Ｌ１に保持されるデータを順次出力端子Ｏ３から出力
し、それを観測する。
ップフロップ回路１ａ，１ｂ，１ｃの第１のラッチ回路
Ｌ１に保持されるデータを順次出力端子Ｏ３から出力
し、それを観測する。
【００９５】次に、リセット系組合せ回路４の診断を行
なう場合の動作を説明する。 （ａ） まず、シフト動作により、入力端子Ｉ３を介し
てフリップフロップ回路１ａ，１ｂ，１ｃ内の第１のラ
ッチ回路Ｌ１に診断用データＴＤとして“１”を設定す
る。
なう場合の動作を説明する。 （ａ） まず、シフト動作により、入力端子Ｉ３を介し
てフリップフロップ回路１ａ，１ｂ，１ｃ内の第１のラ
ッチ回路Ｌ１に診断用データＴＤとして“１”を設定す
る。
【００９６】（ｂ） 次に、診断動作により、リセット
系組合せ回路４から出力されるローレベルのリセット信
号ＲＳＴをフリップフロップ回路１ａ，１ｂ，１ｃのリ
セット端子Ｒに与える。
系組合せ回路４から出力されるローレベルのリセット信
号ＲＳＴをフリップフロップ回路１ａ，１ｂ，１ｃのリ
セット端子Ｒに与える。
【００９７】リセット系組合せ回路４が正常であるなら
ば、フリップフロップ回路１ａ，１ｂ，１ｃの第１のラ
ッチ回路Ｌ１内の診断用データ“１”が“０”にリセッ
トされる。このとき、フリップフロップ回路１ａ，１
ｂ，１ｃの第２のラッチ回路Ｌ２内のデータは保持され
る。
ば、フリップフロップ回路１ａ，１ｂ，１ｃの第１のラ
ッチ回路Ｌ１内の診断用データ“１”が“０”にリセッ
トされる。このとき、フリップフロップ回路１ａ，１
ｂ，１ｃの第２のラッチ回路Ｌ２内のデータは保持され
る。
【００９８】（ｃ） 最後に、シフト動作により、フリ
ップフロップ回路１ａ，１ｂ，１ｃの第１のラッチ回路
Ｌ１に保持されるデータを出力端子Ｏ３から順次出力
し、それを観測する。
ップフロップ回路１ａ，１ｂ，１ｃの第１のラッチ回路
Ｌ１に保持されるデータを出力端子Ｏ３から順次出力
し、それを観測する。
【００９９】図３のフリップフロップ回路によると、診
断動作時に第２のラッチ回路Ｌ２内のデータは保持され
るので、同相転送は起こらない。また、シフト動作用の
クロック信号が２相のクロック信号からなるので、クロ
ックスキューを考慮しないで確実にシフト動作を行なわ
せることができる。
断動作時に第２のラッチ回路Ｌ２内のデータは保持され
るので、同相転送は起こらない。また、シフト動作用の
クロック信号が２相のクロック信号からなるので、クロ
ックスキューを考慮しないで確実にシフト動作を行なわ
せることができる。
【０１００】（２） 第２の実施例 図５は、この発明の第２の実施例によるフリップフロッ
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【０１０１】図５のフリップフロップ回路が図３のフリ
ップフロップ回路と異なるのは、セット／リセット系制
御信号Ｓ／Ｒを受けるセット／リセット系制御信号入力
端子ＸおよびインバータＧ２２が設けられておらず、診
断用クロック入力端子Ｃが遅延素子ＤＬ１およびインバ
ータＧ２５を介してセット／リセット系制御信号線に接
続されている点である。セット／リセット系制御信号線
はＯＲゲートＧ１４の一方の入力端子およびＯＲゲート
Ｇ１７の一方の入力端子に接続されている。
ップフロップ回路と異なるのは、セット／リセット系制
御信号Ｓ／Ｒを受けるセット／リセット系制御信号入力
端子ＸおよびインバータＧ２２が設けられておらず、診
断用クロック入力端子Ｃが遅延素子ＤＬ１およびインバ
ータＧ２５を介してセット／リセット系制御信号線に接
続されている点である。セット／リセット系制御信号線
はＯＲゲートＧ１４の一方の入力端子およびＯＲゲート
Ｇ１７の一方の入力端子に接続されている。
【０１０２】遅延素子ＴＬ１は、たとえば、直列に接続
された複数個のインバータにより構成される。他の部分
の構成は、図３に示される構成と同様である。
された複数個のインバータにより構成される。他の部分
の構成は、図３に示される構成と同様である。
【０１０３】次に、図６の論理状態図を参照しながら図
５のフリップフロップ回路の動作を説明する。図５のフ
リップフロップ回路の通常動作およびシフト動作は、図
３のフリップフロップ回路の通常動作およびシフト動作
とそれぞれ同様である。したがって、ここでは、診断動
作のみを説明する。
５のフリップフロップ回路の動作を説明する。図５のフ
リップフロップ回路の通常動作およびシフト動作は、図
３のフリップフロップ回路の通常動作およびシフト動作
とそれぞれ同様である。したがって、ここでは、診断動
作のみを説明する。
【０１０４】第１相シフト動作用クロック入力端子Ａお
よび第２相シフト動作用クロック入力端子Ｂの電位をロ
ーに設定し、診断用クロック入力端子Ｃにハイレベルの
診断用クロック信号ＴＣＬＫを与える。
よび第２相シフト動作用クロック入力端子Ｂの電位をロ
ーに設定し、診断用クロック入力端子Ｃにハイレベルの
診断用クロック信号ＴＣＬＫを与える。
【０１０５】それにより、第２のラッチ回路Ｌ２のクロ
ック入力端子Ｔ２の電位はローに固定され、第２のラッ
チ回路Ｌ２のセット端子Ｓ２およびリセット端子Ｒ２の
電位はハイに固定される。したがって、第２のラッチ回
路Ｌ２内のデータは保持される。主クロック入力端子Ｔ
の電位がローならば、診断用クロック信号ＴＣＬＫがＡ
ＮＤゲートＧ１３およびＯＲゲートＧ１６を介して第１
のラッチ回路Ｌ１のクロック入力端子Ｔ１に与えられ
る。それにより、主データ入力端子Ｄの主データＭＤが
ＡＮＤゲートＧ１１およびＯＲゲートＧ１５を介して第
１のラッチ回路Ｌ１のデータ入力端子Ｄ１に与えられか
つ保持される。
ック入力端子Ｔ２の電位はローに固定され、第２のラッ
チ回路Ｌ２のセット端子Ｓ２およびリセット端子Ｒ２の
電位はハイに固定される。したがって、第２のラッチ回
路Ｌ２内のデータは保持される。主クロック入力端子Ｔ
の電位がローならば、診断用クロック信号ＴＣＬＫがＡ
ＮＤゲートＧ１３およびＯＲゲートＧ１６を介して第１
のラッチ回路Ｌ１のクロック入力端子Ｔ１に与えられ
る。それにより、主データ入力端子Ｄの主データＭＤが
ＡＮＤゲートＧ１１およびＯＲゲートＧ１５を介して第
１のラッチ回路Ｌ１のデータ入力端子Ｄ１に与えられか
つ保持される。
【０１０６】診断用クロック信号ＴＣＬＫの入力から一
定時間経過後、セット信号入力端子Ｓの電位がローなら
ば、診断用クロック信号ＴＣＬＫの反転信号がＯＲゲー
トＧ１４を介してローレベルのセット信号ＳＴとして第
１のラッチ回路Ｌ１のセット端子Ｓ１に与えられる。そ
れにより、第１のラッチ回路Ｌ１がセットされる。
定時間経過後、セット信号入力端子Ｓの電位がローなら
ば、診断用クロック信号ＴＣＬＫの反転信号がＯＲゲー
トＧ１４を介してローレベルのセット信号ＳＴとして第
１のラッチ回路Ｌ１のセット端子Ｓ１に与えられる。そ
れにより、第１のラッチ回路Ｌ１がセットされる。
【０１０７】診断用クロック信号ＴＣＬＫの入力から一
定時間経過後、リセット信号入力端子Ｒの電位がローな
らば、診断用クロック信号ＴＣＬＫの反転信号がＯＲゲ
ートＧ１７を介してローレベルのリセット信号ＲＳＴと
して第１のラッチ回路Ｌ１のリセット端子Ｒ１に与えら
れる。それにより、第１のラッチ回路Ｌ１がリセットさ
れる。
定時間経過後、リセット信号入力端子Ｒの電位がローな
らば、診断用クロック信号ＴＣＬＫの反転信号がＯＲゲ
ートＧ１７を介してローレベルのリセット信号ＲＳＴと
して第１のラッチ回路Ｌ１のリセット端子Ｒ１に与えら
れる。それにより、第１のラッチ回路Ｌ１がリセットさ
れる。
【０１０８】主クロック入力端子Ｔの電位がハイなら
ば、第１のラッチ回路Ｌ１のクロック入力端子Ｔ１の電
位はローに設定される。そのため、主データ入力端子Ｄ
の主データＭＤは第１のラッチ回路Ｌ１のデータ入力端
子Ｄ１には与えられない。
ば、第１のラッチ回路Ｌ１のクロック入力端子Ｔ１の電
位はローに設定される。そのため、主データ入力端子Ｄ
の主データＭＤは第１のラッチ回路Ｌ１のデータ入力端
子Ｄ１には与えられない。
【０１０９】診断用クロック信号ＴＣＬＫの入力から一
定時間経過後、セット信号入力端子Ｓの電位がローなら
ば、診断用クロック信号ＴＣＬＫの反転信号がＯＲゲー
トＧ１４を介してローレベルのセット信号ＳＴとして第
１のラッチ回路Ｌ１のセット端子Ｓ１に与えられる。そ
れにより、第１のラッチ回路Ｌ１がセットされる。
定時間経過後、セット信号入力端子Ｓの電位がローなら
ば、診断用クロック信号ＴＣＬＫの反転信号がＯＲゲー
トＧ１４を介してローレベルのセット信号ＳＴとして第
１のラッチ回路Ｌ１のセット端子Ｓ１に与えられる。そ
れにより、第１のラッチ回路Ｌ１がセットされる。
【０１１０】診断用クロック信号ＴＣＬＫの入力から一
定時間経過後、リセット信号入力端子Ｒの電位がローな
らば、診断用クロック信号ＴＣＬＫの反転信号がＯＲゲ
ートＧ１７を介してローレベルのリセット信号ＲＳＴと
して第１のラッチ回路Ｌ１のリセット端子Ｒ１に与えら
れる。それにより、第１のラッチ回路Ｌ１がリセットさ
れる。
定時間経過後、リセット信号入力端子Ｒの電位がローな
らば、診断用クロック信号ＴＣＬＫの反転信号がＯＲゲ
ートＧ１７を介してローレベルのリセット信号ＲＳＴと
して第１のラッチ回路Ｌ１のリセット端子Ｒ１に与えら
れる。それにより、第１のラッチ回路Ｌ１がリセットさ
れる。
【０１１１】図５のフリップフロップ回路では、遅延素
子ＤＬ１を用いることによって、端子数を減らしつつ、
診断用クロック信号ＴＣＬＫにより確実に第１のラッチ
回路Ｌ１のセットおよびリセット動作を制御することが
可能になる。
子ＤＬ１を用いることによって、端子数を減らしつつ、
診断用クロック信号ＴＣＬＫにより確実に第１のラッチ
回路Ｌ１のセットおよびリセット動作を制御することが
可能になる。
【０１１２】図５のフリップフロップ回路を図１の半導
体集積回路装置のフリップフロップ回路１ａ，１ｂ，１
ｃとして用いた場合も、そのフリップフロップ回路のシ
フト動作および診断動作により、主組合せ回路２ａ，２
ｂ，２ｃ、セット系組合せ回路３およびリセット系組合
せ回路４の診断を行なうことができる。
体集積回路装置のフリップフロップ回路１ａ，１ｂ，１
ｃとして用いた場合も、そのフリップフロップ回路のシ
フト動作および診断動作により、主組合せ回路２ａ，２
ｂ，２ｃ、セット系組合せ回路３およびリセット系組合
せ回路４の診断を行なうことができる。
【０１１３】なお、図３および図５のフリップフロップ
回路における第１および第２のラッチ回路Ｌ１，Ｌ２は
ポジティブエッジトリガタイプのフリップフロップを構
成している。しかし、第１および第２のラッチ回路Ｌ
１，Ｌ２がネガティブエッジトリガタイプのフリップフ
ロップを構成してもよい。
回路における第１および第２のラッチ回路Ｌ１，Ｌ２は
ポジティブエッジトリガタイプのフリップフロップを構
成している。しかし、第１および第２のラッチ回路Ｌ
１，Ｌ２がネガティブエッジトリガタイプのフリップフ
ロップを構成してもよい。
【０１１４】また、図３および図５のフリップフロップ
回路は、図１に示される半導体集積回路装置に限らず、
その他の種々の構成の半導体集積回路装置に適用可能で
ある。
回路は、図１に示される半導体集積回路装置に限らず、
その他の種々の構成の半導体集積回路装置に適用可能で
ある。
【０１１５】さらに、図３および図５のフリップフロッ
プ回路においてセット信号入力端子Ｓおよびリセット信
号入力端子Ｒを削除してもよい。
プ回路においてセット信号入力端子Ｓおよびリセット信
号入力端子Ｒを削除してもよい。
【０１１６】
【発明の効果】第１および第２の発明によれば、第１の
クロック端子に他の回路から出力されるデータが主クロ
ック信号として与えられる構成の場合でも組合せ回路の
診断を行なうことができ、シフト動作を確実に行なわせ
るためのクロックスキュー管理が容易であり、かつセッ
ト／リセット機能を有するフリップフロップ回路が得ら
れる。
クロック端子に他の回路から出力されるデータが主クロ
ック信号として与えられる構成の場合でも組合せ回路の
診断を行なうことができ、シフト動作を確実に行なわせ
るためのクロックスキュー管理が容易であり、かつセッ
ト／リセット機能を有するフリップフロップ回路が得ら
れる。
【０１１７】特に、第２の発明によれば、端子数が少な
く、かつセット／リセット動作を確実に行なうことがで
きるフリップフロップ回路が得られる。
く、かつセット／リセット動作を確実に行なうことがで
きるフリップフロップ回路が得られる。
【０１１８】したがって、第１および第２の発明に係る
フリップフロップ回路を用いれば、全体の診断を容易に
行なうことができる論理回路を設計することができる。
フリップフロップ回路を用いれば、全体の診断を容易に
行なうことができる論理回路を設計することができる。
【図１】第１の実施例によるフリップフロップ回路を含
む半導体集積回路装置の一例を示すブロック図である。
む半導体集積回路装置の一例を示すブロック図である。
【図２】第１の実施例によるフリップフロップ回路のピ
ン配置を示すブロック図である。
ン配置を示すブロック図である。
【図３】第１の実施例によるフリップフロップ回路の構
成を示す回路図である。
成を示す回路図である。
【図４】図３のフリップフロップ回路の動作を説明する
ための論理状態図である。
ための論理状態図である。
【図５】第２の実施例によるフリップフロップ回路の構
成を示す回路図である。
成を示す回路図である。
【図６】図５のフリップフロップ回路の動作を説明する
ための論理状態図である。
ための論理状態図である。
【図７】従来のフリップフロップ回路を含む半導体集積
回路装置の構成の一例を示すブロック図である。
回路装置の構成の一例を示すブロック図である。
【図８】従来のフリップフロップ回路の構成の一例を示
す回路図である。
す回路図である。
【図９】図８のフリップフロップ回路の動作を説明する
ための論理状態図である。
ための論理状態図である。
１ａ，１ｂ，１ｃ フリップフロップ回路 ２ａ，２ｂ，２ｃ 主組合せ回路 ３ セット系組合せ回路 ４ リセット系組合せ回路 Ｌ１ 第１のラッチ回路 Ｌ２ 第２のラッチ回路 Ｇ１１〜Ｇ１３ ＡＮＤゲート Ｇ１４〜Ｇ２０ ＯＲゲート Ｇ２１〜Ｇ２５ インバータ ＤＬ１ 遅延素子 Ｄ 主データ入力端子 Ｉ 診断用データ入力端子 Ｔ 主クロック入力端子 Ｃ 診断用クロック入力端子 Ｘ セット／リセット系制御信号入力端子 Ａ 第１相シフト動作用クロック入力端子 Ｂ 第２相シフト動作用クロック入力端子 Ｓ セット信号入力端子 Ｒ リセット信号入力端子 Ｑ データ出力端子 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 3/289 8124−5Ｊ
Claims (2)
- 【請求項１】 主データを受ける第１のデータ端子と、 診断用データを受ける第２のデータ端子と、 第１のクロック信号に応答して主データまたは診断用デ
ータを保持して出力し、セット／リセット機能を有する
第１のラッチ手段と、 第２のクロック信号に応答して前記第１のラッチ手段の
出力信号を保持して出力し、セット／リセット機能を有
する第２のラッチ手段と、 主クロック信号を受ける第１のクロック端子と、 診断用クロック信号を受ける第２のクロック端子と、 セット／リセット信号を受けるセット／リセット端子
と、 制御信号を受ける制御端子と、 第１のシフト動作用クロック信号を受ける第３のクロッ
ク端子と、 第２のシフト動作用クロック信号を受ける第４のクロッ
ク端子と、 通常動作時、前記主クロック信号に応答して、前記主デ
ータおよび前記第１のクロック信号を前記第１のラッチ
手段に与えかつ前記第２のクロック信号を前記第２のラ
ッチ手段に与え、診断動作時に、前記制御信号が第１の
状態のときに、前記診断用クロック信号に応答して前記
主データおよび前記第１のクロック信号を前記第１のラ
ッチ手段に与え、前記制御信号が第２の状態ときに、前
記診断用クロック信号に応答して前記セット／リセット
信号を前記第１のラッチ手段に与え、シフト動作時に、
前記第１のシフト動作用クロック信号に応答して前記第
１のクロック信号および前記診断用データを前記第１の
ラッチ手段に与え、前記第２のシフト動作用クロック信
号に応答して前記第２のクロック信号を前記第２のラッ
チ手段に与える論理手段とを備えた、フリップフロップ
回路。 - 【請求項２】 主データを受ける第１のデータ端子と、 診断用データを受ける第２のデータ端子と、 第１のクロック信号に応答して主データまたは診断用デ
ータを保持して出力し、セット／リセット機能を有する
第１のラッチ手段と、 第２のクロック信号に応答して前記第１のラッチ手段の
出力信号を保持して出力し、セット／リセット機能を有
する第２のラッチ手段と、 主クロック信号を受ける第１のクロック端子と、 診断用クロック信号を受ける第２のクロック端子と、 セット／リセット信号を受けるセット／リセット端子
と、 第１のシフト動作用クロック信号を受ける第３のクロッ
ク端子と、 第２のシフト動作用クロック信号を受ける第４のクロッ
ク端子と、 通常動作時に、前記主クロック信号に応答して前記主デ
ータおよび前記第１のクロック信号を前記第１のラッチ
手段に与えかつ前記第２のクロック信号を前記第２のラ
ッチ手段に与え、診断動作時に、前記診断用クロック信
号に応答して前記主データおよび前記第１のクロック信
号、または前記セット／リセット信号を前記第１のラッ
チ手段に与え、シフト動作時に、前記第１のシフト動作
用クロック信号に応答して前記第１のクロック信号およ
び前記診断用データを前記第１のラッチ手段に与え、前
記第２のシフト動作用クロック信号に応答して前記第２
のクロック信号を前記第２のラッチ手段に与える論理手
段とを備えた、フリップフロップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125963A JP2748069B2 (ja) | 1992-05-19 | 1992-05-19 | フリップフロップ回路 |
| US07/968,884 US5394404A (en) | 1992-05-19 | 1992-10-30 | Flip-flop circuit having diagnostic function |
| DE4238079A DE4238079C1 (en) | 1992-05-19 | 1992-11-11 | Flip=flop circuit incorporating fault diagnosis function - uses control logic to allow operation as shift register in fault diagnosis test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125963A JP2748069B2 (ja) | 1992-05-19 | 1992-05-19 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05322991A true JPH05322991A (ja) | 1993-12-07 |
| JP2748069B2 JP2748069B2 (ja) | 1998-05-06 |
Family
ID=14923315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125963A Expired - Lifetime JP2748069B2 (ja) | 1992-05-19 | 1992-05-19 | フリップフロップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5394404A (ja) |
| JP (1) | JP2748069B2 (ja) |
| DE (1) | DE4238079C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10267994A (ja) * | 1997-03-24 | 1998-10-09 | Oki Electric Ind Co Ltd | 集積回路 |
| KR20170076098A (ko) * | 2015-12-24 | 2017-07-04 | 에스케이하이닉스 주식회사 | 테스트 모드 제어 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772744B2 (ja) * | 1984-09-04 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS62143513A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | マスタスレ−ブ・フリツプフロツプ |
| JPS6329276A (ja) * | 1986-07-23 | 1988-02-06 | Hitachi Ltd | 論理ｌｓｉ |
| US4975595A (en) * | 1987-06-12 | 1990-12-04 | National Semiconductor Corporation | Scannable register/latch circuit |
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| JPH01208012A (ja) * | 1988-02-15 | 1989-08-22 | Nec Corp | フリップフロップ回路 |
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| JP2561164B2 (ja) * | 1990-02-26 | 1996-12-04 | 三菱電機株式会社 | 半導体集積回路 |
| JP2567972B2 (ja) * | 1990-06-06 | 1996-12-25 | 富士通株式会社 | フリップフロップ回路及び半導体集積回路 |
| US5155383A (en) * | 1992-02-03 | 1992-10-13 | Motorola, Inc. | Circuit and method of resetting a master/slave flipflop |
-
1992
- 1992-05-19 JP JP4125963A patent/JP2748069B2/ja not_active Expired - Lifetime
- 1992-10-30 US US07/968,884 patent/US5394404A/en not_active Expired - Fee Related
- 1992-11-11 DE DE4238079A patent/DE4238079C1/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
| JP4627118B2 (ja) * | 2001-04-26 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | スキャンテスト用回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4238079C1 (en) | 1993-09-16 |
| US5394404A (en) | 1995-02-28 |
| JP2748069B2 (ja) | 1998-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |