JPS62143513A

JPS62143513A - マスタスレ−ブ・フリツプフロツプ

Info

Publication number: JPS62143513A
Application number: JP60282863A
Authority: JP
Inventors: Hiroyuki Itou; 以頭　博之; Masakazu Yamamoto; 雅一山本; Toshio Yamada; 利夫山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-18
Filing date: 1985-12-18
Publication date: 1987-06-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、スキャン・イン／アウト機能を伴うフリップ
フロップに係り、特にＥＣＬ　（エミッタ結合論理回路
）で構成したマスタスレーブ・フリップフロップのスキ
ャン・イン／アウト機能の付加に関する。

〔、発明の背景〕

ディジタル論理回路の分野において、クロックがアクテ
ィブである時間に入力データ信号を取り込むことのでき
るいわゆるＤタイプ・フリップフロップでのタイミング
の問題を緩和するために。

クロック・パルスの遷移に応答するエツジトリガ・フリ
ップフロップを使用する方がよいことがある。特に、マ
スタスレーブ方式のエツジトリガ・フリップフロップは
広く使用され、たとえば、ＥＣＬ回路を用いたこの種の
フリップフロップとしてはモトローラ社のＩＯＫシリー
ズの中のマスタスレーブ・フリッププロップ（Ｍ、　Ｃ
１０１３１）　　があり、１９７３年発行の「エムイー
ジーエル　インチグレイテッド　サーキット　データ　
ブック」（ＭＥＣＬ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃ
ｕｉｔｓ　Ｄａｔａ　Ｂｏｏｋ）に記載されている。

一方、一般的にフリップフロップをＬＳＩの中で使用す
るためには、ＬＳＩの故障診断のために、任意のフリッ
プフロップにＬＳＩの外部から任意のデータを入力（ス
キャン・イン）したり、フリップフロップのデータを読
み出す（スキャン・アウト）ことが必要である。さらに
、フリップフロップ間の遅延テストを行なうためには、
それら２個のフリップフロップを別の２種のクロック信
号（２相クロツク）でトリガすることによって、それら
２種のクロックのタイミングにより、フリツプフロツプ
間の遅延時間を知ることも知られている。

しかしながら、上記のマスタスレーブ・フリッププロッ
プでは、スキャン・イン／アウト機能がなく、また、フ
リップフロップには１相のクロックしか供給されないた
め、遅延テストにも適していない。

一方、故障診断ｒｉｒ能なマスタスレーブ・フリップと
して、米国特許４２７７ｒｉｒＩｌ１号には、：３種の
クロック信号を用い、故障診断時とシステム動作時でク
ロックの接続を変えることを開示しているが、この方法
では、故障診断を終え一旦システム動作用に接続してし
まうと再び診断を行なうことはむずかしい。また、」−
記特許は、クロックの接続をトランジスタ・スイッチで
行なうことにも触れているが具体的方法は述べられてい
ない。ここで重要なことは、単に故障診断の機能を持た
せるために、トランジスタ・スイッチ等の回路を付加す
るだけでなく、その回路の付加がシステム動作時に悪影
響を与えないことである。たとえば、余分の回路の付加
により遅延時間が大きくなることは避けなければならな
いし、また、付加する回路が量的に多ければ、チップ面
積が大きくなるなどの弊害が生じる。

〔発明の目的〕

本発明の目的は、ＥＣＬで構成したマスタスレーブ・フ
リッププロップについて、上記のような欠点を除き、Ｌ
ＳＩの故障診断を可能にした、スキャン・イン／アウト
機能を伴うマスタスレーブ・フリップフロップを提供す
ることにある。

〔発明の概要〕

上記目的を達成するため、本発明によるマスタスレーブ
・フリップフロップは、ＥＣＬ回路で構成したマスタス
レーブ・フリップに、本来の機能（遅延時間など）をそ
こなわない形で、トランジスタで構成したゲートを付加
することにより、テスト時はマスク・ラッチ（ここで、
マスタスレーブ・フリップフロップを構成するマスクと
スレーブの２個のフリップフロップを、ラッチと呼び、
マスタスレーブとしてのフリップフロップと区別するこ
とにする）とスレーブ・ラッチのクロックを独立な２個
のクロックにすることができ、さらにスキャン用クロッ
クでスキャン・インが可能となるようにした。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。回路
１１．１２はそれぞれＥＣＬ回路で構成したＤタイプ・
ラッチであり、特に回路１１は、システム・データＤの
他に、テスト時にスキャン用データＳＤをスキャン用ク
ロックＳＣＫでトリガしてラッチ１１に取り込むことが
できる。通常動作（システム動作）時は、システム・デ
ータＤをシステム・クロックＣＫＡでトリガしてマスタ
スレーブのフリップフロップ動作をさせる。つまり、Ｃ
ＫＡが論理Ｈｉｇｈ　レベルにあるとき、ラッチ１１は
アクティブ（データを取り込める状態）にあり、ラッチ
１２はインアクティブ（データをホールド（保持）して
いる状態）にある。クロックＣＫＡが論理Ｉ−Ｈｇｈ　
レベルからＬｏｗレベルに遷移するとき、その直前のシ
ステム・データＤがうツチ１１からラッチ１２へ移動す
る。遷移が終わった時点からは、ラッチ１１はインアク
ティブになっているため、システム・データＤが変化し
てもラッチ１１．１２の情報データは変化しない。

さらに、クロックＣＡＫが論理ＬｏｗレベルからＨｉｇ
ｈレベルに遷移するときは、ラッチ１１はアクティブに
なるがラッチ］２がインアクティブになるため、ラッチ
１２の情報データは変化せず、クロックＣＫＡの次のパ
ルスの立下りが来るまで情報データが保持される。

システム動作時は、クロック制御用信号ＤＧとクロック
ＣＫＢは使用せず、論理Ｌｏｗレベルに保たれる。Ｑ、
Ｑは、マスタスレーブ・フリップフロップのそれぞれ肯
定側出力、否定側出力である。

故障診断（テスト）時は、クロック制御用信号ＤＯを論
理Ｈｊ、ｇｈ　レベルにすることにより、ラッチ１１へ
のクロックＣＫＡの供給を断ち、その代わりクロックＣ
ＫＢでラッチ１１−をトリガすることが可能になる。

ゲート群１３〜１８は、トランジスタ等で構成されるが
、その構成には次の２点が重要である。

まず、第１点は、グー１一群１３〜１８がマスタスレー
ブ・フリップフロップの動作に悪影響を与えないことで
ある６つまり、たとえばクロック■がラッチ１１に伝播
する時間が大きくなると、クロックＣＫＡのラッチ１２
に伝播する時間とのタイミングがずれクロックＣＫＡで
トリガするマスタスレーブの動作が正常に働かなくなる
おそれがある。したがって、クロックＣＫＡは論理的に
はゲート１３，１６．１７を通ってラッチ１１に達する
が、その遅延時間は極力小さくなくてはならない。さら
に第２点としてゲート群１３〜１８を構成するための素
子数はできるだけ少なくなくてはならない。

本発明の他の実施例を第２図に示す。ここでは、テスト
時、クロック制御用信号ｒ）Ｇを論理１−Ｉｊ、ｇｈレ
ベルにすることにより、ラッチ２２へのクロックＣＫＡ
の供給を断ち、その代りクロックＣＫＢでラッチ２２を
トリガすることが可能になる。第１図では、マスタ・ラ
ッチ１１のクロックを切り換えるのに対し、本図では、
スレーブ・ラッチ２２のクロックを切り換える。その他
の動作等に関しては、第１図と同じである。

第１図の実施例を詳しく示したのが、第３図である。ラ
ッチ１１．１２は、それぞれ２段の縦積み型（シリーズ
ゲート型）ＥＣＬ回路で構成されている。システム・デ
ータＤとスキャン用データＳＤは、それぞれ第１の参照
電圧ＶＢ＋１１と比較されるよう、２段の縦積み型カレ
ントスイッチの中で上段のカレントスイッチに入力され
る。クロックＣＫＡ、ＣＫＢ、ＳＣＫは、それぞれエミ
ッタフォロワ回路３１，３３．３４によってレベルシフ
トされ、それぞれ第２の参照電圧Ｖｎｎｚ又はＶＢＢ２
’　　と比較されるよう下段のカレントスイッチに入力
される。Ｄタイプ・ラッチの動作は、たとえば、データ
Ｄに対して、クロックＣＫＢが論理Ｈｉｇｈ　レベルに
あるとき、トランジスタ３１２が導通し、データＤに応
じてトランジスタ３０９又は３１０に電流が流れること
によりデータＤがラッチ１１に取り込まれる。ラッチ２
２については、ＣＫＡが論理Ｌｏｗレベルにあるとき上
記と同様の動作をする。したがって、ラッチ１１と２２
によって、前述したマスタスレーブ・フリップフロップ
の動作が実現される。ここで、クロックＣＫＡ、ＣＫＢ
、ＳＣＫと比較するための参照電圧ＶＢｅｚ　　（７Ｘ
り・ラッチ用）とＶＢＲ２’　（Ｘレープ・ラッチ用）
は、一般的に電圧レベルをわずかにずらせる。つまり、
Ｖｎｎｚ’　をＶＢＢ２よりも低くすることにより、ス
レーブラッチがアクティブになる遷移の時刻（クロック
ＣＫ　Ａの立下り時刻）をマスタラッチが−ｆンアクテ
ィブになる時刻よりも遅くし、又、スレーブラッチがイ
ンアクティブになる遷移の時刻（りし１ツクでＴ（Ａの
立１−り時刻）をマスタラッチがアクティブになる時刻
よりも早める。これは、マスタラッチとスレーブラッチ
が同時刻に共にアクティブ状態になることを防ぎ。

マスタスレーブ・フリップフロップの動作を確実にする
ためである。この目的のためには、」〕記のような参照
電圧ＶｏｎｚとＶｎ＋＋ｚ’の電圧レベルをずらせる方
法の他に、クロック信号の電圧レベルをずらせる方法も
ある。たとえば、ＶｎｎｚとＶＢＩｎ’を同一の電圧レ
ベルに設定し、スレーブ・ラッチ用のクロックの電圧レ
ベルをマスク・ラッチ用のそれよりも高くすることでほ
ぼ同じ目的が達せられる。そのためには、エミッタフォ
ロワ回路３５の抵抗３５４をゼロ・オームにすればよい
。

さて、次にテスト時のクロックの切り換え方法について
説明する。第１図のＮＯＲゲート１４とＡＮＤゲート１
６は、第３図ではカレント・スイッチ３６によって同じ
機能が実現される。システ１１動作時はクロック制御用
信号ＤＧは論理Ｌｏｗレベルとするため、カレントスイ
ッチ３６の中のトランジスタ３０６には電流は流れず、
クロックＣＫＡは、カレントスイッチ３６がない場合と
同様にラッチ１］、に入力される。一方、テスト時には
、クロック制御用信号ＤＧを論理Ｈｉｇｈ　レベルにす
るため、トランジスタ３０６に電流が流れ、エミッタフ
ォロワ回路３１の抵抗３５１に生ずる電圧降下を増加さ
せる。その結果、クロック■（工１）の論理値に関係なく、マスタ・ラッチ１１のトランジス
タ３１１のベース入力電圧を論理Ｌｏｗレベルに固定す
る。したがって、マスク・ラッチ１１゜へのクロックＣ
ＫＡの供給を断ち、その代わり、エミッタフォロワ３３
を通してクロックＣＫＢがマスタ・ラッチ１１へ供給で
きるようになる。

第１図のゲート群１−３〜１８の構成に関し重要な２点
について述べた。第］一点の遅延時間については第３図
では、その増加はほとんど無視できる。

つまり、カレントスイッチ３６によるＡＮＤ機能は、ク
ロックＣＫＡがエミッタフォロワ回路３］からマスタ・
ラッチ１１へ伝わる途中で、マスク・ラッチ１１のトラ
ンジスタ３１１のベースに、カレントスイッチ３６のト
ランジスタ３０６のコレクタが接続されるだけである。

したがって、これによる遅延時間の増加はほとんど無視
できる。

第２の点については、第１図のＮＯＲゲート１４とＡＮ
Ｄゲート１６に対応してエミッタフォロワ回路３２とカ
レントスイッチ３６が同じ機能を実現している。その他
のゲート１３，１５゜１７．１８については、エミッタ
フォロワ回路３１．３３、トランジスタ３１２などが対
応しているが、もともとクロック信号のレベルシフト機
能が必要なため、新たに追加された素子はトランジスタ
３１２だけである。したがって、本発明の目的のために
新たに追加されたのは、エミッタフォロワ回路３２とカ
レントスイッチ３６がほとんどであり、回路面積の増加
はほとんど問題ではない。

第２図の実施例を詳しく示したのが第４図である。本図
と第２図の関係は、第３図と第１１図の関係と全く同じ
である。

第３図と第４図においては、それぞれエミッタフォロワ
回路３３．３４の抵抗３５２，３５３は必らずしも必要
ではない。また、シリーズゲート型ＥＣＬ回路で構成し
たラッチ１１．１２，２１゜２２は、上記の説明による
動作を制限しない限り、必らずしもこのような構成であ
る必要はない。

次に、本発明のさらに他の実施例を第５，６図に示す。

第１図に比較し第５図では、クロック制御信号ＤＧがＯ
Ｒグー１〜［：Ｉに１）入力されている。

論理的には、第１−図と全く同じであるが、第１図を詳
細に記述した第６図で示すように、エミッタフォロワ回
路３１にトランジスタ６０１を追加し回路６１の構成と
することによって、テスト時にクロック制御用（ｉ号Ｄ
Ｇを論理■目ｇｂレベルにしたとき、たとえクロックＣ
Ｔ（Ａ、が印加されていた場合でもマスタラッチ１．１
への入力が変動しないため動作をより安定にすることが
できる。

第５，６図は第１，３図に対応して小変更したものであ
るが、全く同様に第２，４図に対応したものも実現可能
であることは明らかである。

〔発明の効果〕

以上説明したように、本発明によれば、マスタスレーブ
・フリップフロップに、その回路動作を損うことなく、
また回路面積の大幅な増加を招くことなくスキャン／ア
ウト機能を持たせることができる。

【図面の簡単な説明】

第１，３図は本発明の実施例を示す図、第２゜４図はそ
れぞれ第１．３図の実施例を詳細に説明する図、第５，
６図は、それぞれ本発明の他の実施例とその詳細を示す
図である。１．１．２１・・・マスク・ラッチ、１２．２２・・・
スレーブ・ラッチ、１３，１５，１７・・・ＯＲゲート
、１４．１８・・・ＮＯＲゲート、１６・・・ＡＮＤゲ
ート、３１〜３５・・・エミッタフォロワ回路、３６・
・・カレントスイッチ、３０１〜３３１．．６０１・・
・トランジスタ、３５１〜３５４・・・抵抗、Ｄ・・・
システム・データ、ＣＫＡ、ＣＫＢ、ＣＫＢ・・・クロ
ック、ＳＤ・・・スキャン用データ、ＳＣＫ・・・スキ
ャン用クロック、Ｑ・・・ラッチ肯定出力、−６−・・
・ラッチ否定出力。

Claims

【特許請求の範囲】１、それぞれエミッタ結合論理回路で構成した第１のＤ
タイプ・フリップフロップと第２のＤタイプ・フリップ
フロップからなるマスタスレーブ・フリップフロップに
おいて、第１のデータを該フリップフロップに取り込む
ための第１のクロックが第１のＤタイプ・フリップフロ
ップと第２のＤタイプ・フリップフロップに入力され、
第１の制御入力信号によつて、第１のＤタイプ・フリッ
プフロップと第２のＤタイプ・フリップフロップのいず
れか一方において入力されている第１のクロックが停止
されかつ第２のクロックが入力可能とすることができ、
第２のデータを第３のクロックによつて第１のＤタイプ
・フリップフロップに入力することができるような構成
にしたことを特徴とするマスタスレーブ・フリップフロ
ップ。２、上記第１のクロックと第１の制御入力信号の論理Ａ
ＮＤをとりさらに該ＡＮＤ出力と第２のクロックの論理
ＯＲをとり該ＯＲ出力を第１のＤタイプ・フリップフロ
ップと第２のＤタイプ・フリップフロップのいずれか一
方のクロック入力とした特許請求の範囲第１項記載のマ
スタスレーブ・フリップフロップ。