JPH06148291A - バウンダリスキャンレジスタ - Google Patents

Abstract

(57)【要約】 【目的】 バウンダリスキャンレジスタ自体のテスト
を、他回路から独立して行えるようにし、容易化を図
る。 【構成】 マルチプレクサ３０は、被試験回路に接続さ
れるデータ入力ＤＩと、カスケード接続される前段のバ
ウンダリスキャンレジスタのシフト出力ＳＯに接続され
るシフト入力ＳＩと、前記前段のデータ出力ＤＯに接続
される第２シフト入力ＳＩt とを、選択的に切替える。
前記第１フリップフロップ３１は、前記マルチプレクサ
３０の出力を記憶保持する。第２フリップフロップ３２
は、前記第１フリップフロップ３１の出力をデータ出力
ＤＯとして出力する際、これを記憶保持する。前段のバ
ウンダリスキャンレジスタの動作は、当段の前記マルチ
プレクサ３０を前記シフト入力ＳＩや前記第２シフト入
力ＳＩt に切り替えることで、テストすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ入力ＤＩとシフ
ト入力ＳＩとを切り替えるマルチプレクサがその入力に
接続され、該入力を記憶保持すると共に、その出力がシ
フト出力ＳＯとなっている第１フリップフロップと、該
第１フリップフロップの出力をデータ出力ＤＯとして出
力する際、該データ出力ＤＯを記憶保持する第２フリッ
プフロップとを備え、被試験回路のテストを目的とし
て、前記データ入力ＤＩ及び前記データ出力ＤＯを前記
被試験回路へと接続すると共に、前記シフト入力ＳＩと
前記シフト出力ＳＯとに関して、複数の当該バウンダリ
スキャンレジスタをカスケード接続し、シフトレジスタ
として動作させるバウンダリスキャンレジスタに係り、
特に、そのバウンダリスキャンレジスタ自体のテスト
を、ユーザ回路などの他回路から独立して行えるように
し、よって、該テストをより容易に行えるようにしたバ
ウンダリスキャンレジスタに関する。

【０００２】

【従来の技術】従来から、集積回路のテストを容易化す
るために、バウンダリスキャンレジスタを用いた、スキ
ャンパス方式と呼ばれるテスト方式がよく用いられてい
る。これは、ユーザ回路などの被試験回路の入力あるい
は出力、又その回路内部のネットの論理状態の設定、あ
るいはその論理状態の読出しに、前記バウンダリスキャ
ンレジスタを用いるというものである。

【０００３】前記バウンダリスキャンレジスタは、前述
のような論理状態の設定や論理状態の読出しを行う箇所
に接続される。

【０００４】又、このように接続された多数のバウンダ
リスキャンレジスタは、その論理状態の設定の際には、
その内部に備えたマルチプレクサを切り替えることで１
つの長大なシフトレジスタに構成される。従って、該シ
フトレジスタにシリアルなデータパターンを入力するこ
とによって、個々のバウンダリスキャンレジスタの論理
状態の設定を行うことができる。

【０００５】一方、個々の前記バウンダリスキャンレジ
スタの論理状態を読み出す際には、その内部のマルチプ
レクサを切り替えることによって、１つの長大なシフト
レジスタとして構成される。該シフトレジスタに記憶さ
れている論理状態をシリアルにシフトさせる。これによ
って、個々の前記バウンダリスキャンレジスタの論理状
態を、順次外部から読み出すことが可能である。

【０００６】図４は、従来のバウンダリスキャンレジス
タが内蔵された集積回路の一部分の回路図である。

【０００７】この図４に示される集積回路１０の被試験
回路１２に対して、合計s 個のバウンダリスキャンレジ
スタＦ１〜Ｆs が接続されている。前記被試験回路１２
の試験を行う際、当該被試験回路１２の所望のネットの
論理状態は、信号Ｗ１〜Ｗsとして、前記バウンダリス
キャンレジスタＦ１〜Ｆs の入力ＤＩへと読み出され
る。一方、該試験の際、前記被試験回路１２中の所望の
ネットの論理状態の設定は、前記バウンダリスキャンレ
ジスタＦ１〜Ｆs の出力Ｄ０を、該被試験回路１２中の
対応するネットへ信号Ｙ１〜Ｙs として出力することに
よって行う。又、前記バウンダリスキャンレジスタＦ１
〜Ｆs に記憶されている論理状態の読出し、あるいは、
該バウンダリスキャンレジスタＦ１〜Ｆs の設定は、そ
れぞれのシフト入力ＳＩ及びシフト出力ＳＯに関してカ
スケード接続された当該バウンダリスキャンレジスタＦ
１〜Ｆs を、シフトレジスタとして動作させることによ
って行う。前記論理状態の読出しの際、このようにシフ
トレジスタとして動作する前記バウンダリスキャンレジ
スタＦ１〜Ｆs に記憶されている論理状態は、マルチプ
レクサ１４を切り替えることで、出力Ｚm から順次読み
出すことが可能である。又、このようにシフトレジスタ
として動作させながら個々の前記バウンダリスキャンレ
ジスタＦ１〜Ｆs を設定するデータは、入力Ｘn から順
次入力される。

【０００８】ここで、端子Ｘ１〜Ｘn は、通常の入力端
子として用いられる。端子Ｘn については、テスト時に
は、前述のようにテスト用の入力端子としても用いられ
る。端子Ｚ１〜Ｚm は、通常の出力端子として用いられ
る。端子Ｚm については、テスト時には、前述のように
テスト用の出力端子としても用いられる。端子Ｔは、テ
ストモード時に「１」とされるモード切替え端子であ
る。端子ＣＫは、前記バウンダリスキャンレジスタＦ１
〜Ｆs を用いた前述のような試験中に、所定のクロック
信号を入力する端子である。前記出力端子Ｚm を通常の
出力端子として用いるか、あるいは、前記テスト用出力
端子として用いるかは、マチルプレクサ１４にて切り替
えられる。

【０００９】図５は、前述の従来のバウンダリスキャン
レジスタの一例の回路図である。

【００１０】前記図４に示された前記バウンダリスキャ
ンレジスタＦ１〜Ｆs は、例えばこの図５に示されるよ
うな回路となっている。この図５に示される前記バウン
ダリスキャンレジスタＦ１〜Ｆs は、入力側に接続され
たマルチプレクサ３０a と、第１フリップフロップ３１
と、第２フリップフロップ３２と、出力側に接続された
マルチプレクサ３３とにより構成されている。

【００１１】前記マルチプレクサ３０a は、データ入力
ＤＩとシフト入力ＳＩとを切り替える。該マルチプレク
サ３０a の出力は、前記第１フリップフロップ３１の入
力Ｄに接続されている。

【００１２】該第１フリップフロップ３１は、前記マル
チプレクサ３０a にて切替え選択された入力を記憶保持
する。又、該第１フリップフロップの出力は、シフト出
力ＳＯとして出力されると共に、前記第２フリップフロ
ップ３２の入力Ｄへと入力される。

【００１３】前記第２フリップフロップは、前記第１フ
リップフロップの出力を前記マルチプレクサ３３を経由
してデータ出力ＤＯとして出力する際、この出力内容を
記憶保持する。

【００１４】前記マルチプレクサ３３は、前記第２フリ
ップフロップ３２の出力Ｑと、前記データ入力ＤＩとを
切り替え、これを前記データ出力ＤＯとして出力する。

【００１５】前記図４にも図示される如く、この図５に
示される前記バウンダリスキャンレジスタＦ１〜Ｆs
は、前記シフト入力ＳＩと前記シフト出力ＳＯとに関し
て、複数の当該バウンダリスキャンレジスタがカスケー
ド接続される。又、このようにカスケード接続された複
数の前記バウンダリスキャンレジスタＦ１〜Ｆs を、前
述のようにその全体をシフトレジスタとして動作させる
ことにより、個々の該バウンダリスキャンレジスタＦ１
〜Ｆs の論理状態の設定や、個々の該バウンダリスキャ
ンレジスタＦ１〜Ｆs の論理状態の読出しを行うことが
できる。

【００１６】これら図４及び図５に示されるような、前
記バウンダリスキャンレジスタＦ１〜Ｆs を備えた前記
集積回路１０中の前記被試験回路１２のテストは、具体
的には次のように行う。

【００１７】即ち、まず、前記被試験回路１２の初期状
態の設定などを前記バウンダリスキャンレジスタＦ１〜
Ｆs によって行うために、前記モード切替え端子Ｔの入
力を「１」（テストモード）に設定する。この後、所定
のデータパターンのＹi （i＝１〜s ）値を、前記テス
ト入力端子Ｘn からシリアル形式にて順次入力する。こ
れは、前記図５のクロック信号ＣＫにパルス信号を順次
入力しながら行う。

【００１８】次いで、前記モード切替え端子Ｔを「０」
にして、前記バウンダリスキャンレジスタＦ１〜Ｆs に
なされた設定を、信号Ｙ１〜Ｙs として前記被試験回路
１２へと、前記図５のクロック信号ＣＫ２を立ち上げる
ことで出力する。該信号Ｙ１〜Ｙs が加えられ、前記被
試験回路１２が所定の動作を行った後、該試験回路１２
は出力端子Ｚ１〜Ｚm へと所定の出力を行うと共に、所
定のネットの論理状態は対応する信号Ｗ１〜Ｗs として
出力される。

【００１９】該信号Ｗ１〜Ｗs については、前記クロッ
ク信号ＣＫの立ち上がりに同期して、前記バウンダリス
キャンレジスタＦ１〜Ｆs に記憶される。該バウンダリ
スキャンレジスタＦ１〜Ｆs に記憶された論理状態は、
前記モード切替え端子Ｔを再び「１」として、該バウン
ダリスキャンレジスタＦ１〜Ｆs をシフトレジスタとし
て動作させることにより、前記クロック信号ＣＫにパル
ス信号を順次入力しながら、前記テスト用出力端子Ｚm
から順次読み出すことが可能である。

【００２０】このような一連の操作及び動作を繰り返す
ことによって、前記被試験回路１２をテストすることが
できる。

【００２１】以上説明した通り、前記図４や前記図５を
用いて説明した前記集積回路１０の前記被試験回路１２
のテストは、前述の如く、前記バウンダリスキャンレジ
スタＦ１〜Ｆs を用いながらテストすることができる。

【００２２】一方、前記バウンダリスキャンレジスタＦ
１〜Ｆs 自体のテストは、これらの個々が内蔵する前記
マルチプレクサ３０a 及び第１フリップフロップ３１に
ついては、前述の如く、これら全てをシフトレジスタと
して動作させたときの動作状態から診断することが可能
である。

【００２３】又、これらバウンダリスキャンレジスタＦ
１〜Ｆs 自体のテストとして、これら個々の前記第２フ
リップフロップ３２及び前記マルチプレクサ３３のテス
トについては、これらバウンダリスキャンレジスタＦ１
〜Ｆs を用いた前記被試験回路１２のテストの際に並行
して行うこととなる。あるいは、前記被試験回路１２の
内容が明らかとなっている場合は、これら個々のバウン
ダリスキャンレジスタＦ１〜Ｆs それぞれのデータ出力
ＤＯの論理状態を、前記被試験回路１２を介して前記出
力端子Ｚ１〜Ｚn から出力される論理状態にて確認しな
がらテストすることも可能である。

【００２４】

【発明が達成しようとする課題】しかしながら、前述の
ような前記バウンダリスキャンレジスタＦ１〜Ｆs 自体
のテストは、これらバウンダリスキャンレジスタＦ１〜
Ｆs を用いてテストされる前記被試験回路１２の回路内
容が明らかではない場合は、これを行うことが困難であ
るという問題があった。

【００２５】又、該被試験回路１２の回路内容によって
は、前記バウンダリスキャンレジスタＦ１〜Ｆs のそれ
ぞれの前記データ出力ＤＯを確認するまでに多くの時間
を必要としてしまったり、該被試験回路１２に対する数
多くの外部からの入力設定を行わなければならないとい
う問題があった。即ち、これらバウンダリスキャンレジ
スタＦ１〜Ｆs の個々の前記データ出力ＤＯを確認する
ために、前記被試験回路１２に対して多くのテストパタ
ーンを入力しなければならない場合があった。

【００２６】本発明は、前記従来の問題点を解決するべ
く成されたもので、そのバウンダリスキャンレジスタ自
体のテストを、ユーザ回路など、前述のような被試験回
路などの他回路から独立して行えるようにし、よって、
該テストをより容易に行うことができるバウンダリスキ
ャンレジスタを提供することを目的とする。

【００２７】

【課題を達成するための手段】本発明は、データ入力Ｄ
Ｉとシフト入力ＳＩとを切り替えるマルチプレクサがそ
の入力に接続され、該入力を記憶保持すると共に、その
出力がシフト出力ＳＯとなっている第１フリップフロッ
プと、該第１フリップフロップの出力をデータ出力ＤＯ
として出力する際、該データ出力ＤＯを記憶保持する第
２フリップフロップとを備え、被試験回路のテストを目
的として、前記データ入力ＤＩ及び前記データ出力ＤＯ
を前記被試験回路へと接続すると共に、前記シフト入力
ＳＩと前記シフト出力ＳＯとに関して、複数の当該バウ
ンダリスキャンレジスタをカスケード接続し、シフトレ
ジスタとして動作させるバウンダリスキャンレジスタに
おいて、前記マルチプレクサが、前記データ入力ＤＩと
前記シフト入力ＳＩと共に、第２シフト入力ＳＩt を切
り替えるものであって、前記カスケード接続の際、前段
の前記シフト出力ＳＯを当段の前記シフト入力ＳＩへ接
続し、当段の前記シフト出力ＳＯを次段の前記シフト入
力ＳＩへ接続し、又、前段の前記データ出力ＤＯを当段
の前記第２シフト入力ＳＩt へ接続し、当段の前記デー
タ出力ＤＯを次段の前記第２シフト入力ＳＩt へ接続す
るようにしたことにより、前記課題を達成したものであ
る。

【００２８】

【作用】前記図４を用いて説明したような、前記被試験
回路１２のテストに用いられる前記バウンダリスキャン
レジスタＦ１〜Ｆs には様々なものがある。前記図５を
用いて前述したものは、その１つである。

【００２９】この前記図５を用いて前述した前記バウン
ダリスキャンレジスタＦ１〜Ｆs は、前述のように、前
記第１フリップフロップ３１と前記第２フリップフロッ
プ３２とを備えている点が主な特徴である。

【００３０】このような前記バウンダリスキャンレジス
タＦ１〜Ｆs によれば、前記第１フリップフロップ３１
にて、前記被試験回路１２から入力される前記データ入
力ＤＩや、他のバウンダリスキャンレジスタＦ１〜Ｆs
と共にシフトレジスタとして動作させたときの前記シフ
ト入力ＳＩを記憶保持することが可能である。従って、
これらデータ入力ＤＩやシフト入力ＳＩを前記シフト出
力ＳＯから読み出すまで保持することが可能であるの
で、該シフト出力ＳＯからの読出しタイミングなどの余
裕を持つことが可能である。

【００３１】又、前記図５を用いて前述した前記バウン
ダリスキャンレジスタＦ１〜Ｆs は、前記マルチプレク
サ３３を介して前記データ出力ＤＯとして出力するもの
を、前記第２フリップフロップ３２にて記憶保持するこ
とが可能である。従って、該データ出力ＤＯの出力タイ
ミングの設定に余裕を持つことが可能である。

【００３２】このように、前記第１フリップフロップ３
１と前記第２フリップフロップ３２とを備えた前述のよ
うなバウンダリスキャンレジスタＦ１〜Ｆs には様々な
利点がある。しかしながら、このようなバウンダリスキ
ャンレジスタＦ１〜Ｆs には、前述したように、その前
記第２フリップフロップ３２及び前記マルチプレクサ３
３のテストの際には、前記データ出力ＤＯを前記図４の
前記被試験回路１２などを経由して確認しなければなら
ないという問題があった。

【００３３】本発明は、このような問題を解決するため
に、前述のように前記第１フリップフロップと前記第２
フリップフロップとを備えたバウンダリスキャンレジス
タの、改良した構成のものを見出してなされたものであ
る。

【００３４】図１は、本発明の要旨を示すブロック図で
ある。

【００３５】この図１に示されるように、本発明のバウ
ンダリスキャンレジスタは、少なくとも、マルチプレク
サ３０と、第１フリップフロップ３１と、第２フリップ
フロップ３２とを備えている。

【００３６】前記マルチプレクサ３０は、前記図４を用
いて前述した前記被試験回路１２の所望のノードから信
号を入力する前記データ入力ＤＩと、カスケード接続す
る際、前段の前記シフト出力ＳＯに接続される前記シフ
ト入力ＳＩと、更に、第２シフト入力ＳＩt とを切り替
えるものである。該第２シフト入力ＳＩt はカスケード
接続される前段の前記データ出力ＤＯに接続されるもの
である。即ち、複数の他のバウンダリスキャンレジスタ
と共に、前述のようにカスケード接続する際、前段のバ
ウンダリスキャンレジスタの最終的な出力を、該第２シ
フト入力ＳＩtに入力することができる。

【００３７】従って、当段バウンダリスキャンレジスタ
の前記第２シフト入力ＳＩt にて、前段のバウンダリス
キャンレジスタの全ての動作状態を確認することができ
る。即ち、前段の前記マルチプレクサ３０及び前記第１
フリップフロップ３１に加え、前記第２フリップフロッ
プ３２の動作をも確認し、テストすることができる。例
えば、前記図５を用いて前述した従来のバウンダリスキ
ャンレジスタＦ１〜Ｆs では、本発明の前記第２シフト
入力ＳＩt にて、前記第２フリップフロップ３２や前記
マルチプレクサ３３の動作をも、前記被試験回路１２を
経由せずテストすることが可能である。

【００３８】なお、前記第１フリップフロップ３１は、
前記マルチプレクサ３０の出力を入力する。該第１フリ
ップフロップ３１は、前記マルチプレクサ３０の出力を
前記シフト出力ＳＯとして出力したり、前記第２フリッ
プフロップ３２などを経由して前記データ出力ＤＯとし
て出力する際に、その論理状態を保持することができ
る。該第１フリップフロップ３１は、単一のフリップフ
ロップのみで構成されるものに限定されるものではな
い。複数のフリップフロップを用いていたり、マルチプ
レクサ等を備えていてもよい。

【００３９】前記第２フリップフロップ３２は、前記第
１フリップフロップ３１の出力が前記データ出力ＤＯと
して出力される際、これを記憶保持する。該第２フリッ
プフロップ３２は、単一のフリップフロップのみで構成
されるものに限定されるものではない。複数のフリップ
フロップを用いていたり、マルチプレクサ等を備えてい
てもよい。これら第１フリップフロップ３１及び第２フ
リップフロップ３２は、前記図５を用いて前述したもの
とほぼ同様のものである。

【００４０】以上説明した通り、本発明においては、前
記マルチプレクサ３０を、少なくとも３つの入力を切り
替えることができるものとすることで、前段の前記デー
タ出力ＤＯを選択入力することができる。従って、本発
明のバウンダリスキャンレジスタによれば、前述のよう
にカスケード接続する際、前段の前記データ出力ＤＯと
当段の前記第２シフト入力ＳＩt とを接続し、当段の前
記データ出力ＤＯを次段の前記第２シフト入力ＳＩt へ
と接続することにより、前記図４の前記被試験回路１２
などを経由することなく、そのバウンダリスキャンレジ
スタ自体のテストを行うことが可能である。即ち、個々
の前記データ出力ＤＯについても、次段の前記第２シフ
ト入力ＳＩt に、その論理状態を入力することによって
テストすることができる。

【００４１】なお、本発明は、前記マルチプレクサ３０
を具体的に限定するものではない。例えば、該マルチプ
レクサ３０は、後述する実施例の如く、２つの入力を選
択切替えするマルチプレクサを合計２個用いることによ
り、３つの入力を選択切替えするものとして構成したも
のであってもよい。又、該マルチプレクサ３０は、３つ
以上の入力を選択切替えするものであってもよい。

【００４２】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４３】図２は、本発明が適用された実施例のバウ
ンダリスキャンレジスタを用いた集積回路の一部分の回
路図である。

【００４４】この図２においては、本発明が適用された
集積回路のうち、特に、本発明が適用されているバウン
ダリスキャンレジスタＦ１〜Ｆs が、s 個カスケード接
続された部分が示されている。この図２において、これ
らバウンダリスキャンレジスタＦ１〜Ｆs は、前記図４
の同符号のものに対応するものである。又、この図２の
信号Ｗ１〜Ｗs 及びＹ１〜Ｙs についても、前記図４の
同符号のものと同じものであり、前記被試験回路１２に
接続される。

【００４５】なお、この図２に示される前記バウンダリ
スキャンレジスタＦ１〜Ｆs は、前記図４や前記図５に
示されたものと同じく、データ入力ＤＩ、データ出力Ｄ
Ｏ、シフト入力ＳＩ、シフト出力ＳＯ、クロック信号Ｃ
Ｋ及びモード切替え端子Ｔを備えている。更に、この図
２に示される本発明が適用された前記バウンダリスキャ
ンレジスタＦ１〜Ｆs では、第２シフト入力ＳＩt と、
第２モード切替え端子Ｔ２とをも備えている。

【００４６】図３は、前記実施例のバウンダリスキャン
レジスタの回路図である。

【００４７】この図３に示される、本発明が適用された
前記バウンダリスキャンレジスタＦ１〜Ｆs の１つＦi
は、前記図５に示した従来のバウンダリスキャンレジス
タに比べ、その入力部分のマルチプレクサの構成が異な
っている。即ち、従来のバウンダリスキャンレジスタは
前記マルチプレクサ３０a を１つのみ用いていたのに比
べ、本実施例の前記バウンダリスキャンレジスタＦi
は、マルチプレクサ３０b ともう１つのマルチプレクサ
３０c とを備えている。これらマルチプレクサ３０b 及
び３０c は、いずれも、２つの入力を選択切り替えし、
出力するものである。

【００４８】まず、前記マルチプレクサ３０b は、前記
モード切替え端子Ｔの入力が「１」（テストモード）に
設定されると、もう１つの前記マルチプレクサ３０c の
出力を前記第１フリップフロップ３１の入力Ｄへと出力
する。又、該マルチプレクサ３０b は、前記モード切替
え端子Ｔの入力が「０」（通常動作モード）に設定され
ると、前記データ入力ＤＩを前記第１フリップフロップ
３１の入力Ｄへと出力する。該マルチプレクサ３０b
は、前記図５の前記マルチプレクサ３０a に対応するも
のである。

【００４９】前記マルチプレクサ３０c は、前記第２モ
ード切替え端子Ｔ２の入力が「１」（レジスタテストモ
ード）に設定されると、前記第２シフト入力ＳＩt を前
記マルチプレクサ３０b の１つの入力へと切替え出力す
る。又、該マルチプレクサ３０c は、前記第２モード切
替え端子Ｔ２が「０」（通常テストモード）に設定され
ると、前記シフト入力ＳＩを前記マルチプレクサ３０b
の１つの入力へと選択し、出力する。

【００５０】このような本実施例の構成においては、前
記第２モード切替え端子Ｔ２の入力を「０」（通常テス
トモード）とすることによって、前記モード切替え端子
Ｔを切り替えながら、前記図４や前記図５で示した従来
のバウンダリスキャンレジスタと同様に動作させること
ができる。即ち、前記被試験回路１２の試験などを同様
に行うことができる。

【００５１】一方、このような本実施例の前記バウンダ
リスキャンレジスタＦi によれば、前記第２モード切替
え端子Ｔ２の入力を「１」（レジスタテストモード）に
設定し、且つ、前記モード切替え端子Ｔの入力を「１」
に設定することで、合計s 個の前記バウンダリスキャン
レジスタＦ１〜Ｆs のそれぞれの前記第２シフト入力Ｓ
Ｉt 及び前記データ出力ＤＯに関して、カスケード接続
することができる。

【００５２】従って、このようにカスケード接続された
これらバウンダリスキャンレジスタＦ１〜Ｆs をシフト
レジスタとして動作させることにより、前記マルチプレ
クサ３０b 及び３０c 、又前記第１フリップフロップ３
１に加え、前記第２フリップフロップ３２及び前記マル
チプレクサ３３についても、前記図４の前記被試験回路
１２などを経由することなく、自己診断という形態でテ
ストすることができる。従って、このような本実施例の
前記バウンダリスキャンレジスタＦ１〜Ｆs の自己診断
によれば、従来前記図４の前記被試験回路１２に加えて
いたテストパターンなどが不必要となるだけでなく、そ
のテスト時間を短縮することができ、テスト能率を向上
させることが可能である。

【００５３】例えば、前記図３に示されるバウンダリス
キャンレジスタＦ１〜Ｆs において、まず、前記テスト
モード切替え端子Ｔを「１」（テストモード）とし、且
つ、前記第２モード切替え端子Ｔ２の入力を「０」（通
常テストモード）とする。又、前記クロック信号ＣＫ２
にはクロックパルスを入力しない。この後、テスト入力
ＤＳＩを「０」としながら、前記クロック信号ＣＫに、
順次クロックパルスを入力する。これによって、前記バ
ウンダリスキャンレジスタＦ１〜Ｆs の全ての前記第１
フリップフロップ３１に「１」が設定される。又、前記
クロック信号ＣＫにクロックパルスがs 個よりも多く入
力された時点で、前記テスト出力ＤＳＯの状態変化が確
認できれば、前記バウンダリスキャンレジスタＦ１〜Ｆ
s のそれぞれの前記第１フリップフロップ３１などの動
作が正常であることが確認できる。

【００５４】この後、前記クロック信号ＣＫ２に１パル
スのクロックを入力すると、前記バウンダリスキャンレ
ジスタＦ１〜Ｆs の全ての前記第２フリップフロップ３
２にも「１」が設定される。又、該第２フリップフロッ
プ３２に記憶されている論理状態は、前記モード切替え
端子Ｔを「１」とし、且つ、前記第２モード切替え端子
Ｔ２を「１」とし、この後、前記クロック信号ＣＫに１
パルスのクロックを入力することで、前段の前記第２フ
リップフロップ３２の論理状態を次段の前記第１フリッ
プフロップ３１に記憶させることができる。

【００５５】又、このように前段の前記第２フリップフ
ロップ３２の論理状態が記憶された後、前記第２モード
切替え端子Ｔ２を「０」とすれば、前記クロック信号Ｃ
Ｋにクロックパルスを順次入力するに従って、該第１フ
リップフロップ３１に記憶されているものを順次読み出
すことが可能である。

【００５６】このようにして前記バウンダリスキャンレ
ジスタＦ１〜Ｆs 全ての前記第１フリップフロップ３１
及び前記第２フリップフロップ３２に、「１」が記憶さ
れたことを、その読み出しにて確認された後、同様に、
これら全ての第１フリップフロップ３１及び第２フリッ
プフロップ３２へと、今度は「１」を書き込み、又、同
様にその書き込まれたものを確認することができる。こ
のようにして、全ての前記第１フリップフロップ３１及
び全ての第２フリップフロップ３２に記憶された「０」
又「１」の論理状態を確認することで、全ての前記バウ
ンダリスキャンレジスタＦ１〜Ｆs の動作を自己診断す
ることが可能である。

【００５７】又、前記バウンダリスキャンレジスタＦ１
〜Ｆs は、次のようにしても自己診断することが可能で
ある。

【００５８】即ち、前記モード切替え端子Ｔの入力及び
前記第２モード切替え端子Ｔ２の入力を共に「１」（テ
ストモード及びレジスタテストモード）とし、前記クロ
ック信号ＣＫを入力しながら、前記図２の第２テスト入
力ＤＳＩt から所定のパターン、例えば「０」と「１」
とを交互に入力する。又、クロック信号ＣＫ及びクロッ
ク信号ＣＫ２へとパルスをs パルスより多く入力した後
に、テスト出力ＤＳＯあるいは前記データ出力Ｙs か
ら、前記第２テスト入力ＤＳＩt に入力したパターンが
出力されるか確認することによって行うことができる。

【００５９】

【発明の効果】以上説明した通り、本発明によれば、そ
のバウンダリスキャンレジスタ自体のテストを、ユーザ
回路などの被試験回路などの他回路から独立して行える
ようにし、よって、該テストをより容易に行うことがで
きるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明が適用された実施例のバウンダリスキャ
ンレジスタを用いた集積回路の一部の回路図

【図３】前記実施例の前記バウンダリスキャンレジスタ
の回路図

【図４】従来のバウンダリスキャンレジスタを用いた集
積回路の回路図

【図５】前記従来のバウンダリスキャンレジスタの回路
図

【符号の説明】

１０…集積回路 １２…被試験回路 ３０…３入力マルチプレクサ ３０a 〜３０c …２入力マルチプレクサ ３１…第１フリップフロップ ３２…第２フリップフロップ ＤＩ…データ入力 ＤＯ…データ出力 ＳＩ…シフト入力 ＳＩt …第２シフト入力 ＳＯ…シフト出力 Ｆ１〜Ｆs …バウンダリスキャンレジスタ Ｔ…モード切替え端子 Ｔ２…第２モード切替え端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ入力ＤＩとシフト入力ＳＩとを切り
   替えるマルチプレクサがその入力に接続され、該入力を
   記憶保持すると共に、その出力がシフト出力ＳＯとなっ
   ている第１フリップフロップと、該第１フリップフロッ
   プの出力をデータ出力ＤＯとして出力する際、該データ
   出力ＤＯを記憶保持する第２フリップフロップとを備
   え、被試験回路のテストを目的として、前記データ入力
   ＤＩ及び前記データ出力ＤＯを前記被試験回路へと接続
   すると共に、前記シフト入力ＳＩと前記シフト出力ＳＯ
   とに関して、複数の当該バウンダリスキャンレジスタを
   カスケード接続し、シフトレジスタとして動作させるバ
   ウンダリスキャンレジスタにおいて、 前記マルチプレクサが、前記データ入力ＤＩと前記シフ
   ト入力ＳＩと共に、第２シフト入力ＳＩt を切り替える
   ものであって、 前記カスケード接続の際、前段の前記シフト出力ＳＯを
   当段の前記シフト入力ＳＩへ接続し、当段の前記シフト
   出力ＳＯを次段の前記シフト入力ＳＩへ接続し、又、前
   段の前記データ出力ＤＯを当段の前記第２シフト入力Ｓ
   Ｉt へ接続し、当段の前記データ出力ＤＯを次段の前記
   第２シフト入力ＳＩt へ接続するようにしたことを特徴
   とするバウンダリスキャンレジスタ。