JPH02234087A - デジタル論理ブロックのテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、デジタル論理ブロックのテスト回路に係り、
特にバウンダリースキャン技術を用いたテスト回路のバ
ウンダリースキャンレジスタ部に関する。

（従来の技術） ある程度機能が纏まったデジタル論理ブロックを複数個
含む大規模デジタルシステムのテストを容品化するため
の技術として、バウンダリースキャンと呼ばれる技術が
存在する。このバウンダリースキャン技術は、複数個設
けられた個別デジタル論理ブロックの相互間にデータシ
フト動作が可能な記憶素子を入れることにより、個別デ
ジタル論理ブロックのテストを可能にするものであり、
システム全体のテスト性を高めることはもとより、テス
トデータの作成労力の削減という面でも非常に効果が期
待できる手法である。

また、このバウンダリースキャン技術は、ある程度機能
が纏まったデジタル論理ブロックを複数個含む大規模デ
ジタルシステムに一般的に応用できる手法であり、具体
的には大規模半導体集積回路（ＬＳ　Ｉ，ＶＬＳ　１）
を複数個実装した基板上でのシステムテスト、あるいは
、デジタル論理ブロックを複数個含むＬＳＩ単独のテス
ト等に使用される。

ｍ３図は、２個のデジタル論理ブロックＢＬＩ、ＢＬ２
を含むＬＳＩ内部にバウンダリースキャン′技術を応用
した例を示しており、Ｐｌｌ、ＰＯＩは第１の論理ブロ
ックＢＬＩの入出力端子の中でＬＳＩ外部に直接出てい
る外部入力端子および外部出力端子、同様に、ＰＩ２、
ＰＯ２は第２の論理ブロックＢＬ２の入出力端子の中で
ＬＳＩ外部に直接出ている外部入力端子および外部出力
端子である。

ＯＵＴＩ、ＩＮＩ、ＯＵＴ２、ＩＮ２は、第１の論理ブ
ロックＢＬＩと第２の論理ブロックＢＬ２との接続部分
に相当する内部端子である。

バウンダリースキャンレジスタ部ＳＣＡＮは、第１の論
理ブロックＢＬＩと第２の論理ブロックフト動作が可能
な記憶素子、例えば複数個のデータシフト回路がシリア
ルに接続されてなるシフトレジスタが用いられている。

このＬＳＩは、バウンダリースキャンレジスタ部ＳＣＡ
Ｍを用いたデータスキャンにより、例えば第１の論理ブ
ロックＢＬＩの内部端子ＩＮＩへの入力値の設定、およ
び第１の論理ブロックＢＬＩの内部端子ＯＵＴＩからの
出力値の観測が自由に行えるようになっている。従って
、第１の論理ブロックＢＬＩの内部端子ＯＵＴ１、ＩＮ
ＩはＬＳＩ外部に直接出ていないにも拘らず、仮想的に
外部端子と見做すことがデータスキャンにより可能にな
り、ひいては、第１の論理ブロックＢＬＩの単独テスト
を実行するこ々が可能である。

同様のテスト手法により、第２の論理ブロックＢＬ２に
ついても単独テストを実行することが可能である。この
場合、予め用意されている各論理ブロック毎のテストパ
ターンをそのまま使用できることは、動作原理から考え
て明白である。

第４図は、第３図中の第１の論理ブロックＢＬＩの内部
端子ＯＵＴＩ、ＩＮ１がそれぞれ４信号（ＯＵＴＩＩ〜
ＯＵＴ１４、ＩＮ１１〜ＩＮ１４）　　第２の論理ブロ
ックＢＬ２の内部端子ＯＵＴ２、１Ｎ２がそれぞれ４信
号（ＯＵＴ２１〜ＯＵＴ２４、ＩＮ２１〜ＩＮ２４）で
ある場合のバウンダリースキャンレジスタ部ＳＣＡＮの
従来例を示しており、このバウンダリースキャンレジス
タ部ＳＣＡＮは８個のデータシフト回路ＳＦＩ〜ＳＦ８
からなるシフトレジスタが用いられている。

このデータシフト回路ＳＦＩ〜ＳＦ８は、それぞれ第５
図（ａ）に示すような論理シンボルで表され、第５図（
ｂ）に示すように、５つの入力端子（Ｄ％Ｓ　Ｉ、ＴＳ
Ｔ，ＣＬＫ％ＴＨＲＵ）と、２つの２人カデータマルチ
プレクサＭＸＩおよびＭＸ２と、１つのＤ型フリップフ
ロップ回路ＦＦと、１つの出力端子Ｑを有している。

即ち、入力端子Ｄは、２つの２人カデータマルチプレク
サＭＸＩおよびＭＸ２の第１の入力Ａに接続され、入力
端子Ｓｌは第１の２人カデータマルチブレクサＭＸＩの
第２の入力Ｂに接続され、入力端子ＴＳＴは第１の２人
カデータマルチブレクサＭＸＩの切換え制御入力Ｓに接
続され、この第１の２人カデータマルチブレクサＭＸＩ
の出力ＺはＤ型フリップフロップ回路ＦＦの入力Ｄに接
続され、入力端子ＣＬＫはＤ）Ｊ１フリップフロツブ回
路ＦＦのクロック入力ＣＬＫに接続され、このＤ型フリ
ップフロップ回路ＦＦの出力Ｑは第２の２人カデータマ
ルチプレクサＭＸＩの第２の入力Ｂに接続され、入力端
子ＴＨＲＵはｉ２の２入力データマルチプレクサＭＸＩ
の切換え制御入力Ｓに接続され、この第２の２人カデー
タマルチブレクサＭＸＩの出力２はデータシフト日路の
出力端子Ｑに導かれる。

第５図（ｂ）に示した各データシフト回路ＳＦＩ〜ＳＦ
８において、入力端子ＴＳＴと入力端子ＴＨＲＵとが共
に高レベル“Ｈ”の時は、スルーモードになり、入力端
子Ｄの入力はそのまま出力端子Ｑより出力される。また
、入力端子ＴＳＴと入力端子ＴＨＲＵとが共に低レベル
ｄ　Ｌ　ＩＴの時は、データスキャンモードになり、入
力端子Ｓｌからの入力がＤ型フリブブフロップ回路ＦＦ
の入力Ｄとなり、このＤ型フリップフロップ回路ＦＦの
出力Ｑがデータシフト回路の出力端子Ｑから出力される
。また、入力端子ＴＳＴが“Ｈ″レベル、入力端子ＴＨ
ＲＵが“Ｌ”レベルの時は、データ観測モードになり、
入力端子Ｄからの入力がＤ型フリップフロヅプ回路ＦＦ
の入力Ｄとなり、このＤ型フリップフロップ回路ＦＦの
出力Ｑがデータシフト回路の出力端子Ｑから出力される
。

第４図に示したバウンダリースキャンレジスタ部ＳＣＡ
Ｎにおいて、データシフト回路ＳＦＩ〜ＳＦ４の入力端
子Ｄは、各対応して第１の論理ブロックＢＬＩの内部端
子ＯＵＴ１１〜ＯＵＴ１４に接続され、データシフト回
路ＳＦ５〜ＳＦ８の入力端子Ｄは、各対応して第２の論
理ブロックＢＬ２の内部端子ＯＵＴ２１〜ＯＵＴ２４に
接続されている。また、データシフト回路ＳＦＩ〜ＳＦ
８は、入力端子Ｓｌと出力端子Ｑとが全体としてシリア
ルとなるように接続され、データシフト回路ＳＦ１〜Ｓ
Ｆ４の出力端子Ｑは対応して第２の論理ブロックＢＬ２
の内部端子！Ｎ２１〜ＩＮ２４に接続され、データシフ
ト回路ＳＦ５〜ＳＦ８の出力端子Ｑは対応して第１の論
理ブロックＢＬＩの内部端子ＩＮＩＩ〜ＩＮ１″４に接
続されている。

また、データシフト回路ＳＦＩ〜ＳＦ４の入力端子ＣＬ
Ｋは第１のクロック信号線４１に共通に接続され、デー
タシフト回路ＳＦ５〜ＳＦ８の入力端子ＣＬＫは第２の
クロック信号線４２に共通に接続されている。また、デ
ータシフト回路ＳＦＩ〜ＳＦ８の入力端子ＴＳＴは、テ
スト信号線４３に共通に接続されている。また、上記デ
ータシフト回路ＳＦＩ〜ＳＦ８の入力端子ＴＨＲＵは、
スルー信号線４４に共通に接続されている。

次に、第４図のバウンダリースキャンレジスタ部ＳＣＡ
Ｍの動作を説明する。

＜ａ＞　ａ常動作時には、テスト信号線４３とスルー信
号線４４とを共に“Ｈ“レベルにして、各データシフト
回路ＳＦＩ〜ＳＦ８をスルーモードにし、第１の論理ブ
ロックＢＬＩの内部端子ＯＵＴＩＩ〜ＯＵＴ１４の信号
をそのままデータシフト回路ＳＦＩ〜ＳＦ４を通過させ
て、第２の論理ブロックＢＬ２の内部端子ＩＮ２１〜Ｉ
Ｎ２４に入力し、第２の論理ブロックＢＬ２の内部端子
ＯＵＴ２１〜ＯＵＴ２４の信号をそのままデータシフト
回路ＳＦ５〜ＳＦ８を通過させて、第１の論理ブロック
ＢＬＩの内部端子ＩＮ１１〜ｌＮ１４に入力する。従っ
て、第１の論理ブロックＢＬＩと第２の論理ブロックＢ
Ｌ２とは、データシフト回路ＳＦ１〜ＳＦ８に関係なく
、信号の授受を行うことが可能になる。

（ｂ）第１の論理ブロックＢＬＩについてのテスト実行
時には、先ず、■テスト信号線４３とスルー信号線４４
とを共に′Ｌ”レベルにして、各データシフト回路ＳＦ
Ｉ〜ＳＦ８をデータスキャンモードにし、第１のクロッ
ク信号線４１に第１のクロック信号ＣＬＫＩを与えると
共に、第２のクロック信号線４２に第２のクロック信号
ＣＬＫ２を与え、これに同期してシリアル入力８１をデ
ータシフト回路ＳＦＩ〜ＳＦ８によりシフトさせ、第１
の論理ブロックＢＬＩの内部端子ＩＮ１１〜！Ｎ１４に
与えるべきテストデータをデータシフト回路ＳＦ５〜Ｓ
Ｆ８に設定する。

次いで、■外部入力端子Ｐｌｌからも第１の論・理ブロ
ックＢＬＩにテストデータを与え、第１の論理ブロック
ＢＬＩの入力信号を全て設定する。

次いで、■第１の論理ブロックＢＬＩの外部出力端子Ｐ
ＯＩからの出力信号を観２ｌ１１する。次いで、■テス
ト信号線４３を″Ｈ“レベル、スルー信号線４４を′Ｌ
”レベルにし、各データシフト回路ＳＦＩ〜ＳＦ８をデ
ータ観測モードにし、第１のクロック信号線４１に第１
のクロック信号ＣＬＫＩを与え、これに同期して第１の
論理ブロックＢＬＩの内部端子ＯＵＴＩＩ〜ＯＵＴ１４
の信号をデータシフト回路ＳＦＩ〜ＳＦ４に取り込む。

その後、■テスト信号線４３とスルー信号線４４とを共
にＩＩ　Ｌ　ｅ　レベルにして、各データシフト回路Ｓ
ＦＩ〜ＳＦ８をデータスキャンモードにし、第１のクロ
ック信号線４１に第１のクロック信号ＣＬＫＩを与える
と共に、第２のクロック信号線４２に第２のクロック信
号ＣＬＫ２を与え、これに同期してデータシフト回路Ｓ
ＦＩ〜ＳＦ４の内容をデータシフト回路ＳＦ８にシフト
させてシリアルな出力ＳＯを取出す。

このような■〜■のシーケンスを必要な第１の論理ブロ
ックＢＬＩのテストデータの数だけ繰り返すことにより
、第１の論理ブロックＢＬＩの単独テストの実行が可能
となる。

間様の手法により第２の論理ブロックＢＬ２も単独テス
トの実行が可能となる。

しかし、上記したような従来のバウンダリースキャンレ
ジスタ部ＳＣＡＮには、次に述べるような問題がある。

（ａ）論理ブロックＢＬＩ、ＢＬ２の内部端子に双方向
端子が存在する場合に対応できない。即ち、第４図に示
したバウンダリースキャンレジスタ部ＳＣＡＭは、テス
ト対象となる論理ブロックＢＬＩ、ＢＬ２間の接続信号
は入力と出力とが完全に分離されており、いわゆる双方
向端子が存在しない。各論理ブロックＢＬＩ、ＢＬ２の
設計に際して、最初からバウンダリースキャンによるテ
スト手法を意識して設計する場合には双方向端子が存在
しないように設計することも可能であるが、一般のデジ
タル基板あるいはＬＳＩに上記したようなバウンダリー
スキャンによるテスト手法を適用しようとする際には、
既に完成されている部品もし《は論理ブロックには入出
力用の双方向端子が存在する場合が多い（例えば半導体
メモリブロックや中央処理ユニットブロックなどには双
方向端子が存在する）ので、第４図に示したような従来
のバウンダリースキャンレジスタ部ＳＣＡＮをそのまま
使用することはできない。

（ｂ）論理ブロックＢＬ１、ＢＬ２の内部端子にエツジ
センシティブな（つまり、信号のエッジに感応する内部
回路が接続されている）入力端子が存在する場合に対応
できない。即ち、ｍ４図に示したバウンダリースキャン
レジスタ部Ｓ　ＣＡＮは、データスキャンモード時にス
キャンするデータがそのまま論理ブロックＢＬ１または
ＢＬ２の内部端子に加わってしまうので、この論理ブロ
ックＢＬＩ、ＢＬ２の内部端子１″．エッジセンシティ
ブな入力端子（例えばリセット用のクロック信号入力端
子）が存在する場合（例えば半導体メモリブロックや中
央処理ユニットブロックなどはエッジセンシティブな入
力端子が存在する）には、データシフト時に予期せぬエ
ッジが入力してしまい、所望のテスト動作を実行するこ
とができなくなる。

（ｃ）論理ブｏ−）クＢＬＩ、ＢＬ２のＡＣテスト（動
作速度に関するテスト）を実行できない。

即ち、第４図に示したバウンダリースキャンレジスタ部
ＳＣＡＭは、シリアルに入力テストデータを与えるので
、基本的に機能テストのみの実行とならざるを得ない。

（発明が解決しようとする課題） 上記したようにバウンダリースキャン技術を用いた従来
のテスト回路は、論理ブロックの内部端子に双方向端子
やエツジセンシティブな入力端子が存在する場合に対応
できず、また、論理ブロックのＡＣテストを実行できな
いという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、バウンダリースキャンに係る論理ブロックの
端子に、入力端子や出力端子が存在する場合は勿論のこ
と、双方向端子やエッジセンシティブな入力端子が存在
する場合でもバウンダリースキャン手法による機能テス
トおよびＡＣテストを実行することが可能になり、ｕ板
上に既存のＬＳＩを複数個実装した大規模デジタルシス
テムにおける個別ＬＳＩのテスト、あるいは、デジタル
論理ブロックを複数個含むＬＳＩからなる大規模デジタ
ルシステムにおけるＬＳＩ単独での個別デジタル論理ブ
ロックのテスト等に原して有用なデジタル論理ブロック
のテスト回路を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明は、少なくとも２個の個別デジタル論理ブロック
の相互間でこの２個の個別デジタル論理ブロックのテス
ト対象となる複数個の端子にそれぞれ接続された複数個
のデータシフト回路がシリアルに接続されてなるバウン
ダリースキャンレジスタ部を有するデジタル論理ブロッ
クのテスト回路において、前記バウンダリースキャンレ
ジスタ部の各データシフト回路は、一方の個別デジタル
論理ブロックのテスト対象となる１個の端子に接続され
た入出力端子と他方の個別デジタル論理ブロックのテス
ト対象となる１個の端子に接続された入出力端子を有し
、前記バウンダリースキャンレジスタ部は．、２個の個
別デジタル論理ブロックの相互間で上記一対の入出力端
子間を介して信号の授受を行わせる手段と、テストしよ
うとする一方の個別デジタル論理ブロックの端子に入力
テストデータをデータシフトにより設定する手段と、テ
ストしようとする個別デジタル論理ブロックの端子から
の出力データを読み込んでデータシフトにより出力する
手段と、これらの手段を選択的に使用するように制御す
る手段とを具備することを特徴とする。

（作用） 複数個の個別デジタル論理ブロック相互間で信号の授受
を行わせるように信号をそのまま通過させる手段を使用
するように選択することにより、通常動作が可醜になる
。テストしようとする個別デジタル論理ブロックの端子
に入力テストデータをデータシフトにより設定する手段
を使用するように選択し、この後、テストしようとする
個別デジタル論理ブロックの端子からの出力データを読
込んでデータシフトにより出力する手段を使用するよう
に選択することにより、機能テストの実行が可能になる
。この場合：ＡＣ特性の仕様に応じたタイミングで出力
データを読込むようにすることにより、ＡＣテストの実
行が可能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すデジタル論理ブロックのテスト回路は、２
個のデジタル論理ブロックＢＬＩ”ＢＬ２”を含むＬＳ
Ｉ内部にバウンダリースキャン技術を応用した例を示し
ており、Ｐｌｌ、Ｐ０１は第１の論理ブロックＢＬＩ”
の入出力端子の中でＬＳＩ外部に直接出ている外部入方
端子および外部出力端子、同様に、ｐｔ２、ＰＯ２は第
２の論理ブロックＢＬ２”の入出力端子の中でＬＳＩ外
部に直接出ている外部入力端子および外部出力端子であ
る。

第１の論理ブロックＢＬＩ“と第２の論理ブロックＢＬ
２”との接続部分に相当する内部端子として、それぞれ
例えば４個の双方向の内部端子１０１１〜１０１４およ
びＩ０２１〜１０２４が設けられている。バウンダリー
スキャンレジスタ部ＳＣＡＮ“は、第１の論理ブロック
ＢＬＩ”と第２の論理ブロックＢＬ２゜との境界部分に
設けられており、データシフト動作が可能な記憶素子、
例えばシフトレジスタが用いられている。このバウンダ
リースキャンレジスタ部ＳＣＡＮ”は、第１の論理ブロ
ックＢＬ．１゜と第２の論理ブロックＢＬ２“との一対
の双方向内部端子に各対応して設けられた４個のデータ
シフト回路ＳＦ１１〜ＳＦ’４”がシリアルに接続され
てなるシフトレジスタが用いられている。

このデータシフト回路ＳＦＩ”〜ＳＦ４”は、それぞれ
第２図（ａ）に示すような論理シンボルで表され、第２
図（ｂ）に示すように、２つの入出力端子（Ｄｉ、Ｄ２
）と、２つの入力端子（ＳＩＤ，ＳＩＭ）と、３つの制
御入力端子（ＴＩ、Ｔ２、ＭＯＤＥ）と、３つのクロツ
ク入力端子（Ｇｌ、Ｇ２、Ｇ３）と、２つのトランスミ
ッションゲート（ＴＧＩ、ＴＧ２）と、３つのＤ型フリ
ップフロップ凹路（ＦＦＩ、ＦＦ２、ＦＦ３）と、１つ
のアンドゲー｝ＡＮＤと、１つのトライステートバツフ
ァＴＢＦと、２つの出力端子（ＳＯＤＳＳＯＭ）を有し
ている。

即ち、入出力端子Ｄ１とＤ２との間に２つのトランスミ
ッションゲートＴＧＩとＴＧ２とが直列に接続されてお
り、この２つのトランスミ・ソシジンゲートＴＧＩとＴ
Ｇ２とはそれぞれ制御入力端子Ｔ１の入力と７２２の入
力とによりオン／オフ状態が制御される。入力端子ＳＩ
Ｄは第１のＤ型フリップフロツブ回路ＦＦＩの八力Ｄに
接続され、この第１のＤ型フリツブフロツブ回路ＦＦＩ
のクロック入力ＣＬＫにクロツク入力端子Ｇ１が接続さ
れ、この第１のＤ型フリツプフロツブ回路．Ｆ　Ｆ　１
の出力Ｑと第２のＤ型フリツブフロツブ回路ＦＦＩの入
力Ｄとの間にトライステートバッファＴＢＦが接続され
、このトライステートバッファＴＢＦの出力端に２つの
トランスミッションゲートＴＧ１とＴＧ２との直列接続
点が接続されている。

第２のＤ型フリップフロップ凹路ＦＦ２のクロック入力
ＣＬＫにクロック入力端子Ｇ２が接続され、第２のＤＩ
ｊ：！フリップフロップ回路ＦＦ２の出力Ｑは出力端子
ＳＯＤに接続されている。また、入力端子ＳＩＭは第３
のＤ型フリップフロップ回路ＦＦ３の入力Ｄに接続され
、この第３のＤ型フリップフロップ回路ＦＦ３のクロッ
ク入力ＣＬＫにクロック入力端子Ｇ３が接続され、この
第３のＤ型フリップフロップ回路ＦＦ３の出力Ｑは出力
端子ＳＯＭに接続されている。さらに、この第３のＤ型
フリップフロップ回路ＦＦ３の出力Ｑと制御入力端子Ｍ
ＯＤＥの入力とはアンドゲートＡＮＤに入力し、このア
ンドゲートＡＮＤの出力はトライステートバッファＴＢ
Ｆの制御入力となっている。

第２図（ｂ）に示した各データシフト回路ＳＦ１”一Ｓ
Ｆ４”において、制御入力端子Ｔ１の入力とＴ２の入力
とがそれぞれ“Ｈ′レベル、制御入力端子ＭＯＤＥの入
力が“Ｌ”レベルの時は、スルーモードになる。即ち、
２つのトランスミッションゲートＴＧ１とＴＧ２とはそ
れぞれオン状態になり、入出力端子Ｄ１とＤ２とが接続
される状態になる。この時、アンドゲー．｝　Ａ　Ｎ　
Ｄのａ　Ｌ　ＩＩ　レベル出力によりトライステートバ
ツファＴＢＦは非動作状態になっている。

制御入力端子Ｔ１の入力とＴ２の入力とがそれぞれ″Ｌ
“レベルの時は、制御入力端子ＭＯＤＥのレベルに関係
なく、入出力状態設定モードになる。即ち、２つのトラ
ンスミッションゲートＴＧＩとＴＧ２とはそれぞれオフ
状態になり、入力端子ＳＩＭの入力（入力状態設定モー
ドの時に′Ｈ″レベル、出力状態設定モードの時に″Ｌ
０レベル）がクロック入力端子Ｇ３の入力に同期して第
３のＤ型フリップフロップ回路ＦＦ３に設定される。こ
れ１こより、この第３のＤ型フリップフロップ回路ＦＦ
３の出力Ｑは、入力状態設定モードの時には“Ｈ゜レベ
ル、出力状態設定モードの時には“Ｌ゜レベルになる。

上記人出力状態設定モードによる入力状態設定後に、制
御入力端子Ｔ１の入力とＴ２の入力とがそれぞれ“Ｌ“
レベル、制御入力端子ＭＯＤＥの入力が“Ｈ２レベルに
されると、入力データ設定モードになる。即ち、２つの
トランスミッションゲートＴＧＩとＴＧ２とはそれぞれ
オフ状態になり、アンドゲートＡＮＤの“Ｈ”レベル出
力によりトライステートバッファＴＢＦは動作状態にな
り、入力端子ＳＩＤの入力がクロック入力端子Ｇ１の入
力に同期して第１のＤ型フリップフロップ回路ＦＦＩに
読込まれ、この第１のＤ型フリップフロップ回路ＦＦＩ
の出力ＱがトライステートバッファＴＢＦを経て第２の
Ｄ型フリップフロップ回路ＦＦ２に入力し、この入力が
クロック入力端子Ｇ２の入力に同期して第２のＤ型フリ
ップフロップ回路ＦＦ２に読込まれ、出力端子ＳＯＤか
ら出力する。

前記人出力状態設定モードによる出力状態設定後に、制
御入力端子Ｔ１、Ｔ２のうちの一方が′Ｈ”レベル、他
方が“Ｌ”レベル、制御入力端子ＭＯＤＥの入力が“Ｌ
″レベルにされると、出力データテストモードになる。

即ち、トランスミッションゲートＴＧ１、ＴＧ２のうち
の一方がオン状態、他方がオフ状態、アンドゲー｝ＡＮ
Ｄの′Ｌ”レベル出力によりトライステートバッファＴ
ＢＦは非動作状態になり、入出力端子Ｄ１またはＤ２の
入力がクロック入力端子Ｇ２の入力に同期して第２のＤ
型フリップフロップ回路ＦＦ２に読込まれ、出力端子Ｓ
ＯＤから出力する。

第１図に示したバウンダリースキャンレジスタ部ＳＣＡ
Ｎ”において、データシフト回路ＳＦ１″〜ＳＦ４″の
人出力端子Ｄ１は、各対応して第１の論理ブロックＢＬ
１”の双方向の内部端子ＩＯ１１〜１０１４に接続され
、データシフト囲路ＳＦＩ’〜ＳＦ４”の入出力端子Ｄ
２は、各対応して第２の論理ブロックＢＬ２”の双方向
の内部端子１０２１〜ＩＯ２４に接続されている。

また、データシフト回路ＳＦｉ’〜ＳＦ４゜は、前段の
出力端子ＳＯＤと次段の入力端子ＳＩＤとが全体として
シリアルとなるように接続され、前段の出力端子ＳＯＭ
と次段の入力端子ＳＩＭとが全体としてシリアルとなる
ように接続されている。

また、データシフト回路ＳＦＩ”〜ＳＦ４”の制御入力
端子Ｔ１は第１の制御信号線１に共通に接続され、制御
入力端子Ｔ２は第２の制御信号線２に共通に接続され、
制御入力端子ＭＯＤＥはモード信号！Ｉ３に共通に接続
され、クロヅク入力端子Ｇ１は第１のクロック信号線４
に共通に接続され、クロック入力端子Ｇ２はｗＪ２のク
ロツク信号線５に共通に接続され、クロック入力端子Ｇ
３は第３のクロック信号線６に共通に接続されている。

次に、第１図のバウンダリースキャンレジスタ部ＳＣＡ
Ｎ”の動作を説明する。

（ａ）通常動作時には、■第１の制御信号線１および第
２の制御信号線２をそれぞれ“Ｈ”　レベル、モード信
号線３を“Ｌ＃レベルにして各データシフト回路ＳＦ１
１〜ＳＦ４”をスルーモードにする。これにより、２つ
のトランスミッションゲートＴＧＩとＴＧ２とはそれぞ
れオン状態になり、一対の入出力端子Ｄ１、Ｄ２が接続
される状態になる。この時、アンドゲートＡＮＤの“Ｌ
”レベル出力によりトライステートバッファＴＢＦは非
動作状態になっている。従って、第１の論理ブロックＢ
ＬＩ”と第２の論理ブロックＢＬ２”とは、データシフ
ト回路ＳＦＩ”〜ＳＦ４’に関係なく、信号の授受を行
うことが可能になる。

（ｂ）第１の論理ブロックＢＬＩ“に対する機能テスト
の実行時には、先ず、■次のテストサイクルで与えよう
とする入力テストデータに対して、第１の論理ブロック
ＢＬＩ”の内部境界信号である内部端子１０１１〜Ｉ０
１４が入力モードまたは出力モードのどちらになるかの
情報にしたがって第３のＤ型フリップフロップ回路ＦＦ
３に設定するため、第１の制御信号線１および第２の制
御信号線２をそれぞれ“Ｌ”レベルにして各データシフ
ト回路ＳＦＩ゜〜ＳＦ４”を入出力状態設定モードにし
、第３のクロック信号線６に第３のクロック信号を与え
、これに同期してシリアルに入力するモード設定データ
入力ＳＩＭをデータシフト回路ＳＦＩ”〜ＳＦ４’内に
シフトさせる。この場合、モード設定データ入力ＳＩＭ
として、入力状態設定モードに対しては“Ｈ゜レベル、
出力状態設定モードに対しては“Ｌ″レベルを与えるこ
とにより、データシフト回路ＳＦＩ’〜ＳＦ４’は入力
状態設定モードまたは出力状態設定モードになる。

次いで、■第１の論理ブロックＢＬＩ“の内部境界信号
である内部端子！０１１〜Ｉ０１４のうち入力状態設定
モードになっている部分に入力テストデータを設定する
ため、第１の制御信号１１および第２の制御信号線２を
それぞれ“Ｌ”レベル、モード信号１１３を″Ｈ“レベ
ルにして各データシフト回路ＳＦＩ“〜ＳＦ４“を入カ
データ設定モードにし、第１のクロック信号線４に第１
のクロック信号を与えると共に第２のクロツク信号線５
第２のクロック信号を与え、これに同期してシリアルに
入力する入力テストデータＳＩＤをデ−タシフト回路Ｓ
Ｆ１”〜ＳＦ４”内によりシフトさせる。

この後、第１の制御信号線１を“Ｈ”レベルに切換え、
トランスミッションゲートＴＧ１をオン状懸にすること
により、第１の論理ブロックＢＬＩ゜の内部境界信号で
ある内部端子１０１１〜１０１４のうち入力状態設定モ
ードになっている部分に第１のＤ型フリップフロップ回
路ＦＦＩより入力テストデータを供給する。このように
して、第１のＤ型フリップフロップ回路ＦＦＩにより所
望の入力テストデータを設定した後、外部入力端子Ｐｌ
ｌからも第１の論理ブロックＢＬＩ”にテストデータを
与え、第１の論理ブロックＢＬＩ”の入力テストデータ
を全て設定する。以上で、第１の論理ブロックＢＬＩ’
に対する１サイクル分の入力テストデータの設定が終了
する。

なお、上記した■、■のステップによってテストデータ
を設定している間、第１の論理ブロックＢＬＩ゜にはそ
の前のテストデータが供給され続けている必要があるが
、データシフト回路ＳＦＩ”〜ＳＦ４”が例えばＣＭＯ
Ｓ構成の場合には、入出力端子Ｄ１とＤ２との寄生容量
によってデータが保持される。

次いで、■先ず、第１の論理ブロックＢＬＩ゜の外部出
力端子ＰＯＩからの出力信号を観測する。

次いで、第１の論理ブロックＢＬＩ’の内部境界信号で
ある内部端子１０１１〜１０１４のうち出力状態設定モ
ードになっている部分の出力データをテストするため、
第１の制御信号線１を“Ｈ“レベル、第２の制御信号線
２を“Ｌ”レベル、モード信号線３を“Ｌ“レベルにし
て各データシフト回路ＳＦ１”〜ＳＦ４”を出力データ
テストモードにし、第２のクロック信号線５に第２のク
ロック信号を１パルス与え、これに同期して入出力端子
Ｄ１の入力を第２のＤ型フリップフロップ回路ＦＦ２に
読み込ませ、出力端子ＳＯＤから出力させる。

この後、第１の制御信号線１を“Ｌ”レベル、モード信
号線３を“Ｈ゛レベルに切換えて、第１のクロック信号
線４に第１のクロ・シク信号を与えると共に第２のクロ
ック信号線５に第２のクロック信号を与え、これに同期
してテスト出力データをデータシフト回路ＳＦＩ’〜Ｓ
Ｆ４”によりシフトさせてシリアル出力を取り出す。

このような■〜■のシーケンスを必要な第１の論理ブロ
ックＢＬＩ゜のテストデータの数だけ繰り返すことによ
り、第１の論理ブロックＢＬＩ“の機能テストを単独に
実行することが可能となる。

同様の手怯により、第２の論理ブロックＢＬ２”に対し
ても単独に機能テストの実行が可能となる。

（Ｃ）第１の論理ブロックＢＬＩ“に対するＡＣテスト
の実行時には、前記したような■、■のステップによっ
て入力テストデータを設定した後、■のステップを実行
する際、ＡＣ特性の仕様に応じたタイミングで第２のク
ロック信号線５に第２のクロック信号を１パルス与え、
これに同期して入出力端子Ｄ１の入力（第１の論理ブロ
ックＢＬＩ”の内部境界信号である内部端子！０１１〜
１０１４のうち出力状態設定モードになっている部分の
出力データ）を第２のＤ型フリップフロップ回路ＦＦ２
に読込ませればよい。

なお、このＡＣテストに際して、入力テストデータとし
て与えるタイミングが複数必要な場合には、データシフ
ト回路ＳＦ１″〜ＳＦ４’の各制御入力端子Ｔ１を個別
に制御できるように構成すれば可能となる。

以上の動作説明は、第１の論理ブロックＢＬＩ゜をテス
トする場合に関するものであるが、同様に第２の論理ブ
ロックＢＬ２”のテストを実行できることは明らかであ
り、説明は省略する。

なお、上記実施例では、第１の論理ブロックＢＬ１゜と
第２の論理ブロックＢＬ２”との接続部分に相当する内
部端子として、それぞれ例えば４個の双方向の内部端子
１０１１〜Ｉ　０１４および１０２１〜１０２４が設け
られている場合を示したが、それぞれｎ個の双方向の内
部端子が設けられている場合、あるいは、内部端子とし
て入力端子や出力端子が設けられている場合にも本発明
を適用できることは勿論である。

また、上記実施例では、ＬＳＩ内部に２個の論理ブロッ
クが設けられている場合を示したが、本発明は、ＬＳＩ
内部にｎ個の論理ブロックが設けられている大規模デジ
タルシステム、あるいは、基板上に既存のＬＳＩを複数
個実装した大規模デジタルシステムに一般的に適用でき
る。

［発明の効果］ 上述したように本発明によれば、バウンダリースキャン
に係る論理ブロックの端子に、入力端子や出力端子が存
在する場合は勿論のこと、双方向端子やエツジセンシテ
ィブな入力端子が存在する場合でもバウンダリースキャ
ン手法による機能テストおよびＡＣテストを実行するこ
とが可能になる。

従って、基板上に既存のＬＳＩを複数個実装した大規模
デジタルシステムにおける個別ＬＳＩのテスト、あるい
は、デジタル論理ブロックを複数個含むＬＳＩからなる
大規模デジタルシステムにおけるＬＳＩ単独での個別デ
ジタル論理ブロックのテスト等に際して有用なデジタル
論理ブロックのテスト回路を実現できる。

【図面の簡単な説明】

第１図は本発明のデジタル論理ブロックのテスト回路の
一実施例を示す構成説明図、第２図（ａ）は第１図中の
バウンダリースキャンレジスタ部のデータシフト回路の
１個分を取出して論理シンボルを示す図、第２図（ｂ）
は同図（ａ）のデータシフト回路の一興体例を示す論理
回路図、第３図はバウンダリースキャンレジスタ部を有
するＬＳＩの一部を示す構成説明図、第４図は第３図中
のバウンダリースキャンレジスタ部の従来例を示す構成
説明図、第５図（ａ）は第４図のバウンダリースキャン
レジスタ部のデータシフト回路の１個分を取出して論理
シンボルを示す図、第５図（ｂ）は同図（ａ）のデータ
シフト回路の一具体例を示す論理回路図である。 ＢＬＩ“　　ＢＬ２“・・・デジタル論理ブロック、１
０１１〜１０１４・・・第１の論理ブロックＢＬＩ”の
内部端子，１０２１〜１０２４・・・第２の論理ブロッ
クＢＬ２”の内部端子、ＳＣＡＮ”・・・バウンダリー
スキャンレジスタ部、ＳＦ１゜〜ＳＦ４”・・・データ
シフト回路、Ｄ１、Ｄ２・・・人出力端子、ＳＩＤＳＳ
ＩＭ・・・入力端子、Ｔ１、Ｔ２、ＭＯＤＥ・・・制御
入力端子、Ｇ１、Ｇ２、Ｇ３・・・クロック入力端子、
ＳＯＤＳＳＯＭ・・・出力端子、ＴＧ１、ＴＧ２・・・
トランスミッションゲート、ＦＦＩ、ＦＦ２、ＦＦ３・
・・Ｄ型フリップフロップ回路、ＡＮＤ・・・アンドゲ
ート、ＴＢＦ・・・トライステートバッファ、１・・・
第１の制御信号線、２・・・第２の制御信号線、３・・
・モード信号線、４・・・第１のクロック信号線、５・
・・第２のクロック信号線、６・・・第３のクロック信
号線。 出願人代理人　弁理士　鈴江武彦 （ａ） （ｂ） 第 図 ＳＯ 第 図

Claims (3)

【特許請求の範囲】
1. （１）少なくとも２個の個別デジタル論理ブロックの相
   互間で、この２個の個別デジタル論理ブロックのテスト
   対象となる複数個の端子にそれぞれ接続された複数個の
   データシフト回路がシリアルに接続されてなるバウンダ
   リースキャンレジスタ部を有するデジタル論理ブロック
   のテスト回路において、 前記バウンダリースキャンレジスタ部の各データシフト
   回路は、一方の個別デジタル論理ブロックのテスト対象
   となる１個の端子に接続された入出力端子と他方の個別
   デジタル論理ブロックのテスト対象となる１個の端子に
   接続された入出力端子とを有し、 前記バウンダリースキャンレジスタ部は、２個の個別デ
   ジタル論理ブロックの相互間で前記一対の入出力端子間
   を介して信号の授受を行わせる手段と、テストしようと
   する一方の個別デジタル論理ブロックの端子に入力テス
   トデータをデータシフトにより設定する手段と、テスト
   しようとする個別デジタル論理ブロックの端子からの出
   力データを読込んでデータシフトにより出力する手段と
   、これらの手段を選択的に使用するように制御する手段
   とを具備することを特徴とするデジタル論理ブロックの
   テスト回路。
2. （２）前記各データシフト回路は、前記一対の入出力端
   子間に直列に接続された２個のトランスミッションゲー
   トと、この２個のトランスミッションゲートを個別に制
   御するための制御入力が入力する一対の制御入力端子と
   、第１の入力端子からの入力データを読込む第１の記憶
   素子と、この第１の記憶素子の出力端と前記２個のトラ
   ンスミッションゲートの直列接続点との間に接続された
   トライステートバッファと、このトライステートバッフ
   ァと前記２個のトランスミッションゲートとの接続点の
   データを読込んで第１の出力端子に出力する第２の記憶
   素子と、第２の入力端子からの当該データシフト回路を
   入力状態または出力状態に設定するためのモード指定デ
   ータを読込んで第２の出力端子に出力する第３の記憶素
   子と、この第３の記憶素子の出力データとモード制御信
   号とに基ずいて前記トライステートバッファの活性状態
   ／非活性状態を制御する論理ゲートとを具備してなるこ
   とを特徴とする請求項１記載のデジタル論理ブロックの
   テスト回路。
3. （３）前記各データシフト回路は、前記第２の記憶素子
   がデータを読込むタイミングを決定するクロック信号を
   入力するクロック入力端子をさらに具備してなることを
   特徴とする請求項２記載のデジタル論理ブロックのテス
   ト回路。