JPH05180911A - Ｊｔａｇアーキテクチャのための回路 - Google Patents
Ｊｔａｇアーキテクチャのための回路Info
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- JPH05180911A JPH05180911A JP4152767A JP15276792A JPH05180911A JP H05180911 A JPH05180911 A JP H05180911A JP 4152767 A JP4152767 A JP 4152767A JP 15276792 A JP15276792 A JP 15276792A JP H05180911 A JPH05180911 A JP H05180911A
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- Japan
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- input
- flip
- multiplexer
- flop
- circuit
- Prior art date
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
Abstract
(57)【要約】
【目的】 境界走査アーキテクチャを実施するための完
全に同期的な構成を提供する。 【構成】 ＪＴＡＧアーキテクチャの境界走査セルのた
めの回路であって、更新セクション（５２）に縦続結合
された捕捉セクション（５０）を含み、各セクションは
共通クロック信号（ＴＣＫ，ＴＣＫＢ）を受けるための
クロック入力を有するフリップフロップ（３４，３
６）、およびマルチプレクサを含む。該マルチプレクサ
は入力データ信号を受けるための第１の入力、前記フリ
ップフロップの出力に結合された第２の入力、フリップ
フロップの入力に結合された出力、および制御信号を受
けて前記第１または第２の入力を選択的にマルチプレク
サの出力に結合するための選択入力を有する。
全に同期的な構成を提供する。 【構成】 ＪＴＡＧアーキテクチャの境界走査セルのた
めの回路であって、更新セクション（５２）に縦続結合
された捕捉セクション（５０）を含み、各セクションは
共通クロック信号（ＴＣＫ，ＴＣＫＢ）を受けるための
クロック入力を有するフリップフロップ（３４，３
６）、およびマルチプレクサを含む。該マルチプレクサ
は入力データ信号を受けるための第１の入力、前記フリ
ップフロップの出力に結合された第２の入力、フリップ
フロップの入力に結合された出力、および制御信号を受
けて前記第１または第２の入力を選択的にマルチプレク
サの出力に結合するための選択入力を有する。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＥＥＥ １１４
９．１標準テストアクセスポートおよび境界走査アーキ
テクチャ（以後、ＪＴＡＧアーキテクチャと称する）を
実行するための回路に関する。
９．１標準テストアクセスポートおよび境界走査アーキ
テクチャ（以後、ＪＴＡＧアーキテクチャと称する）を
実行するための回路に関する。
【０００２】
【従来の技術】図１に示されるように、ＪＴＡＧ（Ｊｏ
ｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）アーキ
テクチャは集積回路２に各ターミナルピン６およびオン
チップのシステム論理８の間に結合された境界走査セル
（ｂｏｕｎｄａｒｙ−ｓｃａｎｃｅｌｌ）４を設け、そ
れにより該ＩＣの境界における信号が走査試験原理を使
用して制御されかつ観察できるようにする。セル４は実
効的に（図３に示される）シフトレジスタの個々の回路
段を提供し、かつ同じボード（図示せず）に接続された
他の集積回路は同様に個々の境界セルからなる非常に長
いシフトレジスタを形成するよう接続されている。境界
セルは通常ターミナルピンからの入力データのサンプル
能力、システム論理からの出力データのサンプル能力、
前記出力データのセット能力、そして透明（ｔｒａｎｓ
ｐａｒｅｎｔ）モードを提供する。
ｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）アーキ
テクチャは集積回路２に各ターミナルピン６およびオン
チップのシステム論理８の間に結合された境界走査セル
（ｂｏｕｎｄａｒｙ−ｓｃａｎｃｅｌｌ）４を設け、そ
れにより該ＩＣの境界における信号が走査試験原理を使
用して制御されかつ観察できるようにする。セル４は実
効的に（図３に示される）シフトレジスタの個々の回路
段を提供し、かつ同じボード（図示せず）に接続された
他の集積回路は同様に個々の境界セルからなる非常に長
いシフトレジスタを形成するよう接続されている。境界
セルは通常ターミナルピンからの入力データのサンプル
能力、システム論理からの出力データのサンプル能力、
前記出力データのセット能力、そして透明（ｔｒａｎｓ
ｐａｒｅｎｔ）モードを提供する。
【０００３】図１のチップ２に対して実行するためのＪ
ＴＡＧアーキテクチャが図２に示されている。示された
種々のパッドは図１のターミナルピン４を備えかつＴＣ
Ｋ，ＴＭＳ，ＴＲＳＴＢ，ＴＤＩとして示された信号を
受信し、そして出力信号ＴＤＯを提供する。タップ（Ｔ
ＡＰ）コントローラ論理２０が設けられ、これは命令レ
ジスタ２２に対し図２に示されたゲーテッドクロック信
号および制御信号を提供し、該レジスタにおける命令は
命令デコードユニット２４によりデコードされて適切な
制御信号を一群のレジスタ２６に提供する。この一群の
レジスタ２６はテストデータレジスタとして知られてお
りかつ境界走査レジスタ、装置識別レジスタ、設計特定
（ｄｅｓｉｇｎ ｓｐｅｃｉｆｉｃ）テストデータレジ
スタおよびバイパスレジスタを具備する。これらのレジ
スタの出力はマルチプレクサ２８およびＤ型フリップフ
ロップ２９を介して出力信号ＴＤＯを提供するよう結合
されている。
ＴＡＧアーキテクチャが図２に示されている。示された
種々のパッドは図１のターミナルピン４を備えかつＴＣ
Ｋ，ＴＭＳ，ＴＲＳＴＢ，ＴＤＩとして示された信号を
受信し、そして出力信号ＴＤＯを提供する。タップ（Ｔ
ＡＰ）コントローラ論理２０が設けられ、これは命令レ
ジスタ２２に対し図２に示されたゲーテッドクロック信
号および制御信号を提供し、該レジスタにおける命令は
命令デコードユニット２４によりデコードされて適切な
制御信号を一群のレジスタ２６に提供する。この一群の
レジスタ２６はテストデータレジスタとして知られてお
りかつ境界走査レジスタ、装置識別レジスタ、設計特定
（ｄｅｓｉｇｎ ｓｐｅｃｉｆｉｃ）テストデータレジ
スタおよびバイパスレジスタを具備する。これらのレジ
スタの出力はマルチプレクサ２８およびＤ型フリップフ
ロップ２９を介して出力信号ＴＤＯを提供するよう結合
されている。
【０００４】ＪＴＡＧアーキテクチャは、（１）ＩＣが
プリント回路板上に組立てられた場合におけるＩＣ間の
相互接続の試験、（２）ＩＣそれ自身の試験、および
（３）あるコンポーネントの通常の動作の間における回
路動作の観察または修正、に対する標準化されたアプロ
ーチを提供する。
プリント回路板上に組立てられた場合におけるＩＣ間の
相互接続の試験、（２）ＩＣそれ自身の試験、および
（３）あるコンポーネントの通常の動作の間における回
路動作の観察または修正、に対する標準化されたアプロ
ーチを提供する。
【０００５】サンプル、プリロードおよびセット能力を
備えた境界走査セルの知られた構成が図３に示されてお
り、マルチプレクサ３０の第１の入力に結合されたデー
タ入力ポートＤＩおよびマルチプレクサ３２の第１の入
力を具備する。マチルプレクサ３２からの出力は信号出
力ポートＤＯを提供する。マルチプレクサ３０の第２の
入力は走査入力信号ＴＤＩを受けるよう結合されてい
る。マルチプレクサ３０はシフト／ロード信号ＳＨＤＲ
を受けるよう結合されている。マルチプレクサ３０の出
力はＤ型捕捉フリップフロップ３４のＤ入力に結合され
ており、該Ｄ型捕捉フリップフロップ３４の出力はＤ型
更新フリップフロップ３６のＤ入力に結合されており、
該Ｄ型更新フリップフロップ３６の出力はマルチプレク
サ３２の第２の入力に結合されている。フリップフロッ
プ３４の出力はまた走査出力信号ＴＤＯを提供する。マ
ルチプレクサ３２はモード信号を受信するよう結合され
た選択入力を有する。フリップフロップ３４および３６
はそれぞれゲーテッドクロック信号ＣＫＤＲおよびＵＤ
ＤＲを受信するよう結合されている。種々の制御信号お
よびゲーテッドクロック信号が図２のタップコントロー
ラ２０により発生される。
備えた境界走査セルの知られた構成が図３に示されてお
り、マルチプレクサ３０の第１の入力に結合されたデー
タ入力ポートＤＩおよびマルチプレクサ３２の第１の入
力を具備する。マチルプレクサ３２からの出力は信号出
力ポートＤＯを提供する。マルチプレクサ３０の第２の
入力は走査入力信号ＴＤＩを受けるよう結合されてい
る。マルチプレクサ３０はシフト／ロード信号ＳＨＤＲ
を受けるよう結合されている。マルチプレクサ３０の出
力はＤ型捕捉フリップフロップ３４のＤ入力に結合され
ており、該Ｄ型捕捉フリップフロップ３４の出力はＤ型
更新フリップフロップ３６のＤ入力に結合されており、
該Ｄ型更新フリップフロップ３６の出力はマルチプレク
サ３２の第２の入力に結合されている。フリップフロッ
プ３４の出力はまた走査出力信号ＴＤＯを提供する。マ
ルチプレクサ３２はモード信号を受信するよう結合され
た選択入力を有する。フリップフロップ３４および３６
はそれぞれゲーテッドクロック信号ＣＫＤＲおよびＵＤ
ＤＲを受信するよう結合されている。種々の制御信号お
よびゲーテッドクロック信号が図２のタップコントロー
ラ２０により発生される。
【０００６】
【発明が解決しようとする課題】図３に示される構成は
クロック信号ＣＫＤＲ，ＵＤＤＲが図２のタップコント
ローラ２０内の入力クロック信号ＴＣＫをゲートするこ
とにより生成されるという意味において非同期的であ
る。そのようなゲーテッドクロック信号は複雑な設計に
おけるレーシング（ｒａｃｉｎｇ）の問題を生じかつ実
際に論理シミュレータによってすべてのレーシングに関
係する障害を点検することは不可能であろう。そのよう
な障害（小欠陥：ｇｌｉｔｃｈｅｓ、スパイク：ｓｐｉ
ｋｅｓ）の源を追跡しかつそれらを修正することは非常
な時間の浪費でありかつ高価となり得る。
クロック信号ＣＫＤＲ，ＵＤＤＲが図２のタップコント
ローラ２０内の入力クロック信号ＴＣＫをゲートするこ
とにより生成されるという意味において非同期的であ
る。そのようなゲーテッドクロック信号は複雑な設計に
おけるレーシング（ｒａｃｉｎｇ）の問題を生じかつ実
際に論理シミュレータによってすべてのレーシングに関
係する障害を点検することは不可能であろう。そのよう
な障害（小欠陥：ｇｌｉｔｃｈｅｓ、スパイク：ｓｐｉ
ｋｅｓ）の源を追跡しかつそれらを修正することは非常
な時間の浪費でありかつ高価となり得る。
【０００７】さらに、非同期性から生ずるそのような問
題は必然的にＣＡＤツール、特にＡＴＰＧ（自動テスト
パターン発生：ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｐａｔ
ｔｅｒｎ ｇｅｎｅｒａｔｉｏｎ）ソフトウェア診断ツ
ールを効果的に使用できないこととするが、それはこれ
らは同期的な環境を必要とするからである。
題は必然的にＣＡＤツール、特にＡＴＰＧ（自動テスト
パターン発生：ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｐａｔ
ｔｅｒｎ ｇｅｎｅｒａｔｉｏｎ）ソフトウェア診断ツ
ールを効果的に使用できないこととするが、それはこれ
らは同期的な環境を必要とするからである。
【０００８】従って、本発明の目的は、上に述べた問題
を克服しあるいは少なくとも軽減するＪＴＡＧアーキテ
クチャのための境界走査セルのための回路を提供するこ
とにある。
を克服しあるいは少なくとも軽減するＪＴＡＧアーキテ
クチャのための境界走査セルのための回路を提供するこ
とにある。
【０００９】
【課題を解決するための手段および作用】本発明は、第
１の態様においては、ＪＴＡＧアーキテクチャのための
回路を提供し、該回路は共通のクロック信号（ＴＣＫ，
ＴＣＫＢ）を受信するためのクロック入力を有するフリ
ップフロップ、およびマルチプレクサを含み、該マルチ
プレクサは入力データ信号を受信するための第１の入
力、前記フリップフロップの出力に結合された第２の入
力、フリップフロップの入力に結合された出力、および
前記マルチプレクサの出力に前記第１または第２の入力
を選択的に結合するための制御信号（ＣＫＤＲ，ＵＤＤ
Ｒ）を受信するための選択入力を有する。
１の態様においては、ＪＴＡＧアーキテクチャのための
回路を提供し、該回路は共通のクロック信号（ＴＣＫ，
ＴＣＫＢ）を受信するためのクロック入力を有するフリ
ップフロップ、およびマルチプレクサを含み、該マルチ
プレクサは入力データ信号を受信するための第１の入
力、前記フリップフロップの出力に結合された第２の入
力、フリップフロップの入力に結合された出力、および
前記マルチプレクサの出力に前記第１または第２の入力
を選択的に結合するための制御信号（ＣＫＤＲ，ＵＤＤ
Ｒ）を受信するための選択入力を有する。
【００１０】より特定的な態様においては、本発明はＪ
ＴＡＧアーキテクチャのための境界走査セルのための回
路を提供し、該回路は更新セクションに縦続（ｉｎ ｃ
ａｓｃａｄｅ）結合された捕捉セクションを含み、
ＴＡＧアーキテクチャのための境界走査セルのための回
路を提供し、該回路は更新セクションに縦続（ｉｎ ｃ
ａｓｃａｄｅ）結合された捕捉セクションを含み、
【００１１】各セクションは共通のクロック信号（ＴＣ
Ｋ，ＴＣＫＢ）を受信するためのクロック入力を有する
フリップフロップ、およびマルチプレクサを具備し、該
マルチプレクサは入力データ信号を受信するための第１
の入力、前記フリップフロップの出力に結合された第２
の入力、フリップフロップの入力に結合された出力、そ
して前記マルチプレクサの出力に前記第１または第２の
入力を選択的に結合するための制御信号を受信するため
の選択入力を有する。
Ｋ，ＴＣＫＢ）を受信するためのクロック入力を有する
フリップフロップ、およびマルチプレクサを具備し、該
マルチプレクサは入力データ信号を受信するための第１
の入力、前記フリップフロップの出力に結合された第２
の入力、フリップフロップの入力に結合された出力、そ
して前記マルチプレクサの出力に前記第１または第２の
入力を選択的に結合するための制御信号を受信するため
の選択入力を有する。
【００１２】従って、本発明によれば、ＪＴＡＧアーキ
テクャの同期的な構成が提供されるが、その理由は前記
共通のクロック信号が直接ＩＣへの入力に提供されかつ
境界走査レジスタの境界走査セルとともにアーキテクチ
ャ内の種々の他のレジスタの種々のセル内のすべてのフ
リップフロップをクロッキングするために使用されるか
らである。それにもかかわらず、そのような構成はＩＥ
ＥＥ要求と両立性があり、それは前記制御信号は望まし
くはＣＫＤＲ，ＵＤＤＲのような要求されるゲーテッド
クロック信号であり、マルチプレクサ入力をゲートする
ために使用されるからである。従って、フリップフロッ
プに入力されるべきデータに対しては、前記共通クロッ
ク信号が前記フリップフロップをクロッキングしかつゲ
ーテッドクロック信号がマルチプレクサ入力を選択して
データ入力信号を提供することが必要である。もしゲー
テッドクロック信号がデータ入力信号を選択するよう動
作しなければ、存在するデータは単に前記共通クロック
信号に応答してフリップフロップからマルチプレクサを
介し該フリップフロップの入力に戻って単に循環するだ
けとなる。
テクャの同期的な構成が提供されるが、その理由は前記
共通のクロック信号が直接ＩＣへの入力に提供されかつ
境界走査レジスタの境界走査セルとともにアーキテクチ
ャ内の種々の他のレジスタの種々のセル内のすべてのフ
リップフロップをクロッキングするために使用されるか
らである。それにもかかわらず、そのような構成はＩＥ
ＥＥ要求と両立性があり、それは前記制御信号は望まし
くはＣＫＤＲ，ＵＤＤＲのような要求されるゲーテッド
クロック信号であり、マルチプレクサ入力をゲートする
ために使用されるからである。従って、フリップフロッ
プに入力されるべきデータに対しては、前記共通クロッ
ク信号が前記フリップフロップをクロッキングしかつゲ
ーテッドクロック信号がマルチプレクサ入力を選択して
データ入力信号を提供することが必要である。もしゲー
テッドクロック信号がデータ入力信号を選択するよう動
作しなければ、存在するデータは単に前記共通クロック
信号に応答してフリップフロップからマルチプレクサを
介し該フリップフロップの入力に戻って単に循環するだ
けとなる。
【００１３】そのような構成はＡＳＩＣ（応用特定集積
回路）環境における実施に適するが、それはフリップフ
ロップおよびマルチプレクサの基本的なユニットがセル
ライブラリにおける標準セルとして実施できるからであ
る。
回路）環境における実施に適するが、それはフリップフ
ロップおよびマルチプレクサの基本的なユニットがセル
ライブラリにおける標準セルとして実施できるからであ
る。
【００１４】本発明の回路におけるフリップフロップは
Ｄ型フリップフロップとすることができ、あるいはそし
て好ましくは該フリップフロップはさらに他のスキャン
イン（ＳＣＡＮ ＩＮ）入力および該スキャンイン入力
が前記フリップフロップにデータを提供するために選択
される走査モードの動作を選択するためのさらに他の制
御入力を有する走査フリップフロップとすることができ
る。走査モードの動作においては、個々の境界走査セル
の種々の捕捉（ｃａｐｔｕｒｅ）セクションは走査チェ
インを形成するよう接続され（前記更新セクションは別
個の走査チェインを形成する）自動テストパターン発生
ツールによる境界走査セルの走査を可能にする。
Ｄ型フリップフロップとすることができ、あるいはそし
て好ましくは該フリップフロップはさらに他のスキャン
イン（ＳＣＡＮ ＩＮ）入力および該スキャンイン入力
が前記フリップフロップにデータを提供するために選択
される走査モードの動作を選択するためのさらに他の制
御入力を有する走査フリップフロップとすることができ
る。走査モードの動作においては、個々の境界走査セル
の種々の捕捉（ｃａｐｔｕｒｅ）セクションは走査チェ
インを形成するよう接続され（前記更新セクションは別
個の走査チェインを形成する）自動テストパターン発生
ツールによる境界走査セルの走査を可能にする。
【００１５】
【実施例】添付の図面を参照して本発明の好ましい実施
例につき説明する。図４を参照すると、この図は図２に
示される境界走査アーキテクチャとほぼ同じであり、同
様の部分は同じ参照数字で示されている。図４のアーキ
テクチャは基本的に共通クロック信号ＴＣＫを受信する
入力パッドから該アーキテクチャの種々のレジスタおよ
び他の部分への直接的な接続４０を提供する点において
異なっている。タップ（ＴＡＰ）コントローラ２０によ
って発生される信号は同じままであるが、単に制御信号
として用いられている。
例につき説明する。図４を参照すると、この図は図２に
示される境界走査アーキテクチャとほぼ同じであり、同
様の部分は同じ参照数字で示されている。図４のアーキ
テクチャは基本的に共通クロック信号ＴＣＫを受信する
入力パッドから該アーキテクチャの種々のレジスタおよ
び他の部分への直接的な接続４０を提供する点において
異なっている。タップ（ＴＡＰ）コントローラ２０によ
って発生される信号は同じままであるが、単に制御信号
として用いられている。
【００１６】次に図５を参照すると、本発明の第１の実
施例による境界走査セルが示されており、図３に示され
たものと同じ部分は同じ参照数字が与えられている。該
セルは捕捉セクション５０および更新セクション５２に
分割され、捕捉セクション５０はマルチプレクサ５２お
よびフリップフロップ３４を具備し、かつ更新セクショ
ン５２はマルチプレクサ５６およびフリップフロップ３
６を具備する。共通のテストクロック信号ＴＣＫがフリ
ップフロップ３４，３６のクロック入力に印加される。
捕捉フリップフロップ３４の出力はマルチプレクサ５４
の第１の入力にフィードバックされ、かつマルチプレク
サ３０の出力はマルチプレクサ５４の第２の入力に結合
されている。マルチプレクサ５４の出力はフリップフロ
ップ３４のＤ入力に結合され、かつマルチプレクサ５０
の入力はゲーテッドクロック信号ＣＫＤＲによって選択
される。
施例による境界走査セルが示されており、図３に示され
たものと同じ部分は同じ参照数字が与えられている。該
セルは捕捉セクション５０および更新セクション５２に
分割され、捕捉セクション５０はマルチプレクサ５２お
よびフリップフロップ３４を具備し、かつ更新セクショ
ン５２はマルチプレクサ５６およびフリップフロップ３
６を具備する。共通のテストクロック信号ＴＣＫがフリ
ップフロップ３４，３６のクロック入力に印加される。
捕捉フリップフロップ３４の出力はマルチプレクサ５４
の第１の入力にフィードバックされ、かつマルチプレク
サ３０の出力はマルチプレクサ５４の第２の入力に結合
されている。マルチプレクサ５４の出力はフリップフロ
ップ３４のＤ入力に結合され、かつマルチプレクサ５０
の入力はゲーテッドクロック信号ＣＫＤＲによって選択
される。
【００１７】同様に、更新セクション５２においては、
マルチプレクサ５６の出力はフリップフロップ３６のＤ
入力に結合され、フリップフロップ３６の出力はマルチ
プレクサ５６の第１の入力にフィードバックされ、かつ
マルチプレクサ５６の第２の入力はフリップフロップ３
４の出力を受けるよう結合されている。マルチプレクサ
５６の入力は制御またはゲーテッドクロック信号ＵＤＤ
Ｒにより選択される。
マルチプレクサ５６の出力はフリップフロップ３６のＤ
入力に結合され、フリップフロップ３６の出力はマルチ
プレクサ５６の第１の入力にフィードバックされ、かつ
マルチプレクサ５６の第２の入力はフリップフロップ３
４の出力を受けるよう結合されている。マルチプレクサ
５６の入力は制御またはゲーテッドクロック信号ＵＤＤ
Ｒにより選択される。
【００１８】動作においては、フリップフロップ３４は
クロック信号ＴＣＫの正（ｐｏｓｉｔｉｖｅ）エッジに
おいてトリガされ、かつフリップフロップ３６はクロッ
ク信号ＴＣＫの負（ｎｅｇａｔｉｖｅ）エッジにおいて
トリガされる。もし捕捉セクション５０においてデータ
を捕捉する何らの要求もなければ、データは単にフリッ
プフロップ３４の出力からマルチプレクサ５４を介して
フリップフロップ３４の入力に循環される。しかしなが
ら、もしデータクロック信号ＣＫＤＲがデータ入力信号
を選択するために動作的であれば、新しいデータが共通
クロック信号によるクロッキングに応じて該フリップフ
ロップに捕捉される。同様に、更新セクション５６に対
しては、データはゲーテッドクロック信号ＵＤＤＲが捕
捉セクション５２の出力に結合されたマルチプレクサ５
６の入力を選択するよう動作する時間まで更新セクショ
ン内で循環される。
クロック信号ＴＣＫの正（ｐｏｓｉｔｉｖｅ）エッジに
おいてトリガされ、かつフリップフロップ３６はクロッ
ク信号ＴＣＫの負（ｎｅｇａｔｉｖｅ）エッジにおいて
トリガされる。もし捕捉セクション５０においてデータ
を捕捉する何らの要求もなければ、データは単にフリッ
プフロップ３４の出力からマルチプレクサ５４を介して
フリップフロップ３４の入力に循環される。しかしなが
ら、もしデータクロック信号ＣＫＤＲがデータ入力信号
を選択するために動作的であれば、新しいデータが共通
クロック信号によるクロッキングに応じて該フリップフ
ロップに捕捉される。同様に、更新セクション５６に対
しては、データはゲーテッドクロック信号ＵＤＤＲが捕
捉セクション５２の出力に結合されたマルチプレクサ５
６の入力を選択するよう動作する時間まで更新セクショ
ン内で循環される。
【００１９】従って、図４および図５を参照すると、す
べての順次的なエレメント（Ｄフリップフロップ）は単
一の主クロックＴＣＫによってドライブされることが分
かる。順次的なエレメントのクロック経路に何らの論理
も設けられていない。記憶エレメントとしてのＤフリッ
プフロップの使用はすべての内部事象がアクティブクロ
ックエッジによりトリガされ、かつアクティブクロック
エッジにおいてサンプルされることを意味する。クロッ
クエッジＴＣＫによりトリガされるすべての遷移は次の
クロックエッジが到達する時間までに安定な状態に落着
いていなければならない。論理経路において発生し得る
レーシング状態はトリガされた遷移が安定な状態に落着
いている限り何ら問題とならない。
べての順次的なエレメント（Ｄフリップフロップ）は単
一の主クロックＴＣＫによってドライブされることが分
かる。順次的なエレメントのクロック経路に何らの論理
も設けられていない。記憶エレメントとしてのＤフリッ
プフロップの使用はすべての内部事象がアクティブクロ
ックエッジによりトリガされ、かつアクティブクロック
エッジにおいてサンプルされることを意味する。クロッ
クエッジＴＣＫによりトリガされるすべての遷移は次の
クロックエッジが到達する時間までに安定な状態に落着
いていなければならない。論理経路において発生し得る
レーシング状態はトリガされた遷移が安定な状態に落着
いている限り何ら問題とならない。
【００２０】次に図６を参照すると、境界走査セルの第
２のかつ好ましい実施例が示されており、図５に示され
たものと同じ部分は同じ参照数字で示されている。図６
において、走査Ｄ型フリップフロップ６０が捕捉セクシ
ョン５０に設けられており、かつ走査Ｄ型フリップフロ
ップ６２が更新セクション５０に設けられている。マル
チプレクサ３０は省略されている。走査フリップフロッ
プ６０は２つのデータ入力、すなわち、走査入力ＴＤＩ
信号を受信するためのＤＳＣ、およびデータ入力信号Ｄ
Ｉを受信するためのＤ、を有する。これらの入力は選択
信号ＳＨＤＲによって選択される。同様に走査フリップ
フロップ６２はＵＰＤＡＴＥ選択信号によって選択され
る第１および第２のデータ入力を有し、すなわち走査入
力信号ＵＰＤＡＴＥを受信するための入力ＤＳＣおよび
捕捉セクション５０の出力を受信するための入力Ｄを有
する。
２のかつ好ましい実施例が示されており、図５に示され
たものと同じ部分は同じ参照数字で示されている。図６
において、走査Ｄ型フリップフロップ６０が捕捉セクシ
ョン５０に設けられており、かつ走査Ｄ型フリップフロ
ップ６２が更新セクション５０に設けられている。マル
チプレクサ３０は省略されている。走査フリップフロッ
プ６０は２つのデータ入力、すなわち、走査入力ＴＤＩ
信号を受信するためのＤＳＣ、およびデータ入力信号Ｄ
Ｉを受信するためのＤ、を有する。これらの入力は選択
信号ＳＨＤＲによって選択される。同様に走査フリップ
フロップ６２はＵＰＤＡＴＥ選択信号によって選択され
る第１および第２のデータ入力を有し、すなわち走査入
力信号ＵＰＤＡＴＥを受信するための入力ＤＳＣおよび
捕捉セクション５０の出力を受信するための入力Ｄを有
する。
【００２１】さらに、テストクロック信号が２つの別個
の信号、すなわちクロック捕捉セクション５４に対し動
作するＴＣＫおよびその前縁（ｌｅａｄｉｎｇ ｅｄｇ
ｅ）において更新セクション５６をクロッキングするよ
う動作する反転信号ＴＣＫＢ、として与えられる。
の信号、すなわちクロック捕捉セクション５４に対し動
作するＴＣＫおよびその前縁（ｌｅａｄｉｎｇ ｅｄｇ
ｅ）において更新セクション５６をクロッキングするよ
う動作する反転信号ＴＣＫＢ、として与えられる。
【００２２】図６の実施例の動作は図５のものと同様で
あるが、図５のものに加えて、走査フリップフロップが
自動テストパターン発生において使用される走査チェイ
ン（ｓｃａｎ ｃｈａｉｎｓ）の形成を可能にする。図
７は概略的に２つの別個の走査チェインを示す。
あるが、図５のものに加えて、走査フリップフロップが
自動テストパターン発生において使用される走査チェイ
ン（ｓｃａｎ ｃｈａｉｎｓ）の形成を可能にする。図
７は概略的に２つの別個の走査チェインを示す。
【００２３】設計フローにおける最も高いレベルの自動
化を提供するため、システム全体、システム論理および
境界走査に対する試験ベクトルを自動的に発生すること
が絶対的に必要である。テストクロックの両方のエッジ
を使用することはすべての知られたＡＴＰＧツールに対
する設計ルールに違反する。これらのツールは１つのク
ロックエッジを取扱うことができるのみである。ＡＴＰ
Ｇツールを使用するためには、以下のような主な設計ル
ールを考慮しなければならない。
化を提供するため、システム全体、システム論理および
境界走査に対する試験ベクトルを自動的に発生すること
が絶対的に必要である。テストクロックの両方のエッジ
を使用することはすべての知られたＡＴＰＧツールに対
する設計ルールに違反する。これらのツールは１つのク
ロックエッジを取扱うことができるのみである。ＡＴＰ
Ｇツールを使用するためには、以下のような主な設計ル
ールを考慮しなければならない。
【００２４】すべてのフリップフロップは走査フリップ
フロップでありかつ走査チェインのエレメントでなけれ
ばならない。
フロップでありかつ走査チェインのエレメントでなけれ
ばならない。
【００２５】走査チェインにおけるすべてのフリップフ
ロップは同じクロックエッジでクロッキングされなけれ
ばならない。
ロップは同じクロックエッジでクロッキングされなけれ
ばならない。
【００２６】従って、図７に示されるように、これらの
２つの設計ルールに合致するためにＡＴＰＧモードの間
に境界走査システムを再構築しなければならない。
２つの設計ルールに合致するためにＡＴＰＧモードの間
に境界走査システムを再構築しなければならない。
【００２７】すべての正エッジトリガの走査フリップフ
ロップはＡＴＰＧモードの間ＴＣＫによってクロッキン
グされる全走査チェインに接続され、かつすべての負エ
ッジトリガの走査フリップフロップはＴＣＫＢによって
クロッキングされる別の走査チェインに接続される。
ロップはＡＴＰＧモードの間ＴＣＫによってクロッキン
グされる全走査チェインに接続され、かつすべての負エ
ッジトリガの走査フリップフロップはＴＣＫＢによって
クロッキングされる別の走査チェインに接続される。
【００２８】境界走査レジスタのセルの捕捉部分は、命
令レジスタの捕捉走査フリップフロップおよびタップコ
ントローラにおける正エッジトリガのフリップフロップ
を含む、ＴＤＩからＴＤＯへの全体の走査チェインを構
築する。これらの存在する走査チェインは正エッジトリ
ガの走査経路を形成するために使用される。
令レジスタの捕捉走査フリップフロップおよびタップコ
ントローラにおける正エッジトリガのフリップフロップ
を含む、ＴＤＩからＴＤＯへの全体の走査チェインを構
築する。これらの存在する走査チェインは正エッジトリ
ガの走査経路を形成するために使用される。
【００２９】正エッジトリガの走査経路はＴＤＩ入力に
おいて始まりかつ別個の走査経路出力ピンにおいて終了
し、また負エッジトリガの走査経路は１つの入力ピンに
おいて始まりかつＴＤＯ出力において終了する。ＡＴＰ
Ｇモードの間、これら２つの走査チェインを接続しかつ
動作するために２つの可能性がある。
おいて始まりかつ別個の走査経路出力ピンにおいて終了
し、また負エッジトリガの走査経路は１つの入力ピンに
おいて始まりかつＴＤＯ出力において終了する。ＡＴＰ
Ｇモードの間、これら２つの走査チェインを接続しかつ
動作するために２つの可能性がある。
【００３０】全体の走査チェインは両方の走査チェイン
を一緒に接続することによりＴＤＩ入力からＴＤＯ出力
に構築される。この走査経路はＡＴＰＧモードの間は同
じエッジでクロッキングされなければならない。共通の
クロックを発生するため、ＥＸＯＲゲートを用いること
ができる。このＥＸＯＲゲートはＡＴＰＧイネーブル信
号によって制御されかつＴＣＫＢを制御する。機能的モ
ードの間は、ＥＸＯＲはＴＣＫからＴＣＫＢを発生し、
ＡＴＰＧモードの間はＴＣＫＢはＴＣＫに同期してい
る。
を一緒に接続することによりＴＤＩ入力からＴＤＯ出力
に構築される。この走査経路はＡＴＰＧモードの間は同
じエッジでクロッキングされなければならない。共通の
クロックを発生するため、ＥＸＯＲゲートを用いること
ができる。このＥＸＯＲゲートはＡＴＰＧイネーブル信
号によって制御されかつＴＣＫＢを制御する。機能的モ
ードの間は、ＥＸＯＲはＴＣＫからＴＣＫＢを発生し、
ＡＴＰＧモードの間はＴＣＫＢはＴＣＫに同期してい
る。
【００３１】このような走査チェインの接続およびクロ
ック発生により、クロックスキューの問題が正エッジト
リガの走査経路と「負」エッジトリガの走査経路の間の
インタフェース部分において現れ得る。
ック発生により、クロックスキューの問題が正エッジト
リガの走査経路と「負」エッジトリガの走査経路の間の
インタフェース部分において現れ得る。
【００３２】このクロックスキューの問題はＴＣＫおよ
びＴＣＫＢクロック信号を有する２つの別個の走査チェ
インを使用することにより解決できる。ＡＴＰＧイネー
ブル信号により制御される、マルチプレクサはＴＣＫＢ
信号を余分のクロックピンに接続する。
びＴＣＫＢクロック信号を有する２つの別個の走査チェ
インを使用することにより解決できる。ＡＴＰＧイネー
ブル信号により制御される、マルチプレクサはＴＣＫＢ
信号を余分のクロックピンに接続する。
【００３３】次に図８を参照すると、本発明を導入した
装置識別レジスタの１ビットのセルの例が示されてお
り、先の図に示されたものと同様の部分は同じ参照数字
で示されている。これ以上の説明は必要でないものと思
われる。
装置識別レジスタの１ビットのセルの例が示されてお
り、先の図に示されたものと同様の部分は同じ参照数字
で示されている。これ以上の説明は必要でないものと思
われる。
【００３４】次に図９を参照すると、図５のマルチプレ
クサ５０のトランジスタレベルの図が示されており、２
つの別個の入力Ａ，Ｂが別個のトランジスタ対ｎｎ５，
ｎｎ４およびｎｎ７，ｎｎ６をドライブするよう接続さ
れている。選択入力ＳＬはｎｎ４，ｎｎ５およびｎｎ
６，ｎｎ７においてスイッチングすることにより入力
Ａ，Ｂのいずれかを選択するよう動作する。
クサ５０のトランジスタレベルの図が示されており、２
つの別個の入力Ａ，Ｂが別個のトランジスタ対ｎｎ５，
ｎｎ４およびｎｎ７，ｎｎ６をドライブするよう接続さ
れている。選択入力ＳＬはｎｎ４，ｎｎ５およびｎｎ
６，ｎｎ７においてスイッチングすることにより入力
Ａ，Ｂのいずれかを選択するよう動作する。
【００３５】
【発明の効果】従って、境界走査アーキテクチャを実施
するための完全同期構成が示されかつ説明された。該ア
ーキテクチャのすべての記憶セルは図５から図７を参照
して示されたように実施することができるが、ＡＳＩＣ
環境においては、捕捉および更新セクションがＡＳＩＣ
ライブラリにおける標準ハードセルとして別個に実現さ
れる図６に示されるようにして境界走査セルを実現する
ことが好ましいかも知れない。別の構成においては、図
９に示されるマルチプレクサは別個のハードセルとして
実現される。
するための完全同期構成が示されかつ説明された。該ア
ーキテクチャのすべての記憶セルは図５から図７を参照
して示されたように実施することができるが、ＡＳＩＣ
環境においては、捕捉および更新セクションがＡＳＩＣ
ライブラリにおける標準ハードセルとして別個に実現さ
れる図６に示されるようにして境界走査セルを実現する
ことが好ましいかも知れない。別の構成においては、図
９に示されるマルチプレクサは別個のハードセルとして
実現される。
【図１】境界走査システムの概略図である。
【図２】ＪＴＡＧアーキテクチャのブロック図である。
【図３】境界走査セルの知られた構成を示す回路図であ
る。
る。
【図４】同期性を提供するために共通クロック信号構成
を導入したＪＴＡＧアーキテクチャを示すブロック図で
ある。
を導入したＪＴＡＧアーキテクチャを示すブロック図で
ある。
【図５】本発明の第１の実施例による境界走査セルを示
す回路図である。
す回路図である。
【図６】本発明の第２の実施例による境界走査セルを示
す回路図である。
す回路図である。
【図７】図６のセルを使用した走査チェインの形成を示
す概略的説明図である。
す概略的説明図である。
【図８】本発明の第１の実施例による装置識別レジスタ
セルの回路図である。
セルの回路図である。
【図９】図５および図６のマルチプレクサの回路図であ
る。
る。
２０ タップコントローラ ２２ 命令レジスタ ２４ 命令デコーダ ２６ 境界走査レジスタ ２８ マルチプレクサ ２９ Ｄ型フリップフロップ ３０，３２，５４，５６ マルチプレクサ ３４，３６ Ｄ型フリップフロップ ５０ 捕捉セクション ５２ 更新セクション
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/60 ３６０ Ｄ 7922−5Ｌ (72)発明者 フマー・ノーバート ドイツ連邦共和国8550、フォルクハイム、 ルドルフシュトラッセ 26
Claims (7)
- 【請求項１】 ＪＴＡＧアーキテクチャのための回路で
あって、該回路は共通のクロック信号（ＴＣＫ，ＴＣＫ
Ｂ）を受けるためのクロック入力を有するフリップフロ
ップ（３４）およびマルチプレクサ（５４）を含み、該
マルチプレクサ（５４）は入力データ信号を受けるため
の第１の入力、前記フリップフロップの出力に結合され
た第２の入力、フリップフロップの入力に結合された出
力、および制御信号（ＣＫＤＲ，ＵＤＤＲ）を受け前記
第１または第２の入力を選択的に前記マルチプレクサの
出力に結合するための選択入力を有することを特徴とす
るＪＴＡＧアーキテクチャのための回路。 - 【請求項２】 前記制御信号はタップコントローラ手段
においてゲートされる前記共通のクロック信号を具備す
る請求項１に記載の回路。 - 【請求項３】 ＪＴＡＧアーキテクチャのための境界走
査セルのための回路であって、該回路は更新セクション
（５２）に縦続結合された捕捉セクション（５０）を含
み、 各セクションは共通のクロック信号（ＴＣＫ，ＴＣＫ
Ｂ）を受けるためのクロック入力を有するフリップフロ
ップ（３４，３６）、およびマルチプレクサを具備し、
該マルチプレクサは入力データ信号を受けるための第１
の入力、前記フリップフロップの出力に結合された第２
の入力、フリップフロップの入力に結合された出力、お
よび制御信号を受信して前記第１または第２の入力を前
記マルチプレクサの出力に選択的に結合するための選択
入力を有することを特徴とするＪＴＡＧアーキテクチャ
のための境界走査セルのための回路。 - 【請求項４】 前記各フリップフロップはＤ型フリップ
フロップである請求項１から３までのいずれか１項に記
載の回路。 - 【請求項５】 前記各フリップフロップは２つのデータ
入力（Ｄ，ＤＳＣ）および該データ入力の１つを選択す
るための選択入力（ＳＭ）を有する走査フリップフロッ
プ（６０，６２）からなる請求項１から請求項３までの
いずれか１項に記載の回路。 - 【請求項６】 前記マルチプレクサはそれらの主電流経
路が直列に接続された第１のチェインのトランジスタ
（ＮＮ３−ＮＮ５）、それらの主電流経路が直列に接続
された第２のチェインのトランジスタ（ＮＮ６，ＮＮ
７）、および出力セクションを具備し、前記第１および
第２のチェインのトランジスタおよび出力セクションの
ゲートはマルチプレクス機能を提供するように前記選択
入力および前記第１および第２の入力を受けるよう選択
的に接続される請求項１から請求項５までのいずれか１
項に記載の回路。 - 【請求項７】 前記マルチプレクサはＡＳＩＣライブラ
リのセルにおける標準ハードセルとして実施される請求
項１から請求項６までのいずれか１項に記載の回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB919111179A GB9111179D0 (en) | 1991-05-23 | 1991-05-23 | An implementation of the ieee 1149.1 boundary-scan architecture |
| GB9127379A GB2256058A (en) | 1991-05-23 | 1991-12-24 | Ieee 1149.1 boundary- scan architecture |
| GB9127379.7 | 1991-12-24 | ||
| GB9111179.9 | 1991-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05180911A true JPH05180911A (ja) | 1993-07-23 |
| JP3207245B2 JP3207245B2 (ja) | 2001-09-10 |
Family
ID=26298940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15276792A Expired - Lifetime JP3207245B2 (ja) | 1991-05-23 | 1992-05-20 | Ｊｔａｇアーキテクチャのための回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0514700B1 (ja) |
| JP (1) | JP3207245B2 (ja) |
| DE (1) | DE69226401T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI100136B (fi) * | 1993-10-01 | 1997-09-30 | Nokia Telecommunications Oy | Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri |
| US6173428B1 (en) * | 1994-11-16 | 2001-01-09 | Cray Research, Inc. | Apparatus and method for testing using clocked test access port controller for level sensitive scan designs |
| SE504041C2 (sv) * | 1995-03-16 | 1996-10-21 | Ericsson Telefon Ab L M | Integrerat kretsarrangemang för provning |
| US6594789B2 (en) * | 1997-09-16 | 2003-07-15 | Texas Instruments Incorporated | Input data capture boundary cell connected to target circuit output |
| JP2002259207A (ja) * | 2001-03-02 | 2002-09-13 | Fujitsu Ltd | 情報処理装置及び信号処理装置並びにインタフェース装置 |
| US7506228B2 (en) | 2006-02-14 | 2009-03-17 | Atmel Corporation | Measuring the internal clock speed of an integrated circuit |
| FR2972087B1 (fr) * | 2011-02-24 | 2014-05-30 | Dolphin Integration Sa | Circuit de bascule commandee par impulsions |
| US11547192B2 (en) | 2019-05-09 | 2023-01-10 | Renee Boncore Scalzini | Bag organizer systems and methods of assembly |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504784A (en) * | 1981-07-02 | 1985-03-12 | International Business Machines Corporation | Method of electrically testing a packaging structure having N interconnected integrated circuit chips |
| US5042034A (en) * | 1989-10-27 | 1991-08-20 | International Business Machines Corporation | By-pass boundary scan design |
-
1992
- 1992-04-30 DE DE1992626401 patent/DE69226401T2/de not_active Expired - Lifetime
- 1992-04-30 EP EP19920107369 patent/EP0514700B1/en not_active Expired - Lifetime
- 1992-05-20 JP JP15276792A patent/JP3207245B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3207245B2 (ja) | 2001-09-10 |
| DE69226401D1 (de) | 1998-09-03 |
| EP0514700A2 (en) | 1992-11-25 |
| EP0514700B1 (en) | 1998-07-29 |
| EP0514700A3 (ja) | 1995-01-11 |
| DE69226401T2 (de) | 1999-03-04 |
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