JP2002259207A - 情報処理装置及び信号処理装置並びにインタフェース装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリを介して情報の入出力を行なう情報処
理装置及び途中の信号の状態を選択的に出力できる信号
処理装置並びに複数のチャネルで共有データを入出力す
るインタフェース装置に関し、高機能の処理を行なう回
路と低機能の処理を行なう回路とで回路を共用できる情
報処理装置、端子数を低減できる信号処理回路、データ
の入出力を効率よく行なえるインタフェース装置を提供
することを目的とする。 【解決手段】 プログラムの規模が大きいときには、複
数の記憶部をプログラムを実行するための領域として用
い、プログラムの規模が小さいときには、複数の記憶部
の一部をプログラムを実行するための領域として用い、
他をバッファ領域として用いる。また、内部ロジック回
路内から選択すべき信号を識別する識別コードに応じて
内部ロジック回路から信号を選択し、選択された信号を
順次出力する。さらに、チャネル毎にバッファメモリを
設け、複数のチャネルのバッファメモリでデータの同一
性を保証しつつ、データの入出力を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置及び信
号処理装置並びにインタフェース装置に係り、特に、メ
モリを介して情報の入出力を行なう情報処理装置及び途
中の信号の状態を選択的に出力できる信号処理装置並び
に複数のチャネルで共有データを入出力するインタフェ
ース装置に関する。

【０００２】

【従来の技術】図１にハードディスクドライブのブロッ
ク構成図を示す。

【０００３】ハードディスクドライブ１は、エンクロー
ジャ２及び回路基板３とを含む構成とされている。エン
クロージャ２には、ディスク１１、スピンドルモータ１
２、磁気ヘッド１３、アクチュエータ１４、ヘッドＩＣ
１５を有する構成とされている。ディスク１１は、スピ
ンドルモータ１２により回転される。ディスク１１に
は、磁気ヘッド１３が対向して配置される。磁気ヘッド
１３は、アクチュエータ１４によりディスク１１の半径
方向に移動可能とされており、記録情報に応じてディス
ク１１を磁化する。また、磁気ヘッド１３は、ディスク
１１の磁化状態に応じた信号を検出する。

【０００４】スピンドルモータ１２は、回路基板３から
の回転制御信号により回転される。アクチュエータ１４
は、回路基板３からの位置制御信号により制御され、磁
気ヘッド１３をディスク１１に対して位置決めする。磁
気ヘッド１３は、ヘッドＩＣ１５からの記録信号により
ディスク１１を磁化するとともに、ディスク１１の磁化
に応じた再生信号をヘッドＩＣ１５に供給する。ヘッド
ＩＣ１５は、回路基板３からの記録信号を増幅して、磁
気ヘッド１３に供給するとともに、磁気ヘッド１３から
の再生信号を増幅して回路基板３に供給する。

【０００５】回路基板３は、リードチャネル２１、ハー
ドディスクコントローラ２２、バッファメモリ２３、サ
ーボコントローラ２４、ＲＯＭ２５を含む構成とされて
いる。リードチャネル２１は、ハードディスクコントロ
ーラ２２からの記録データに基づいて記録信号を生成す
るとともに、磁気ヘッド１３からの再生信号に基づいて
再生データを復元する。また、リードチャネル２１は、
再生信号からサーボ用信号を抽出し、サーボコントロー
ラ２４に供給する。

【０００６】サーボコントローラ２４は、リードチャネ
ル２１からのサーボ用信号に基づいてスピンドルモータ
１２の回転を制御するとともに、ＶＣＭ１４の駆動制御
を行なう。

【０００７】ＲＯＭ２５には、プロセッサ３４で実行さ
れるプログラムであるファームウェアが予め格納されて
おり、電源投入時などにハードディスクコントローラ２
２の内部のメモリに展開される。

【０００８】図２に従来のハードディスクコントローラ
の一例のブロック構成図を示す。

【０００９】ハードディスクコントローラ２２は、イン
タフェース３１、バッファマネージャ３２、フォーマッ
タ３３、プロセッサ３４、プログラムメモリ３５を含む
構成とされている。

【００１０】ホストコンピュータ４１からの記録データ
は、インタフェース３１でインタフェースがとられた
後、バッファマネージャ３２によりバッファメモリ２３
に一旦記憶される。バッファマネージャ３２は、プロセ
ッサ３４からの命令に基づいてバッファメモリ２３に記
憶された記録データを読み出し、ディスクフォーマッタ
３３に供給する。ディスクフォーマッタ３３は、プロセ
ッサ３４からの命令に基づいてバッファマネージャ３２
により読み出された記録データを所定のフォーマットに
フォーマッティングしてリードチャネル２１に供給す
る。

【００１１】また、リードチャネル２１からの再生デー
タは、ディスクフォーマッタ３３に供給され、元のフォ
ーマットに復元された後、バッファマネージャ３２によ
りバッファメモリ２３に記憶される。バッファマネージ
ャ３２は、プロセッサ３４からの命令に基づいてバッフ
ァメモリ２３から再生データを読み出し、インタフェー
ス３１を介してホストコンピュータ４１に再生データを
供給する。

【００１２】このとき、プロセッサ３４は、プログラム
メモリ３５にＲＯＭ２５から展開されたファームウェア
に基づいて命令を実行する。このように、従来のハード
ディスクコントローラ２２では、プロセッサ３４で実行
されるファームウェアをプログラムメモリ３５に展開し
て用いるとともに、記録／再生データを一時的に記憶す
るためのバッファメモリ２３を外付けする必要があっ
た。

【００１３】このとき、ハードディスクコントローラ２
２に内蔵されるファームウェアは、主に、高機能のもの
と低機能のものとに区分される。高機能のファームウェ
アは、低機能のファームウェアに比べて処理ステップや
使用するパラメータの数が多く、ハードディスクドライ
ブを高機能に制御可能であった。また、低機能のファー
ムウェアは、高機能のファームウェアに比べて処理ステ
ップや使用するパラメータの数が少なく、安価に実現で
きる。

【００１４】一方、ハードディスクコントローラ２２
は、プログラムメモリ３５を含めて１チップ化されてい
る。一般にメモリを多機能のＬＳＩに内蔵するとメモリ
の占有面積が大きくなり、チップ面積が大きくなるの
で、小型化の障害となったり、あるいは、歩留まりが低
下する。このため、メモリの容量を必要最小限にする必
要があった。

【００１５】このため、従来は高機能のファームウェア
を搭載するハードディスクコントローラと低機能のファ
ームウェアを搭載するハードウェアとで内蔵するメモリ
の容量を異ならせて、メモリの容量を必要最小限とし、
チップ面積の大型化を防止していた。

【００１６】次に、従来のハードディスクコントローラ
を構成するＬＳＩのテスト方法につてい説明する。

【００１７】図３に従来のＬＳＩの一例のブロック構成
図を示す。

【００１８】従来のＬＳＩ５０は、内部ロジック回路５
１及びマルチプレクサ５２を含む構成とされている。内
部ロジック回路５１は、入力端子Ｔin1〜Ｔinnから入力
される入力信号に対して所定の処理を施し、出力端子Ｔ
out1〜Ｔoutmから出力する。

【００１９】内部ロジック回路５１は複数のブロックか
ら構成されており、複数のブロックの入出力信号は、マ
ルチプレクサ５２に供給されている。マルチプレクサ５
２には、テスト選択端子Ｔs1〜Ｔspからｐビットの選択
パターンが供給される。

【００２０】マルチプレクサ５２は、テスト選択端子Ｔ
s1〜Ｔspに供給される選択パターンに基づいて内部ロジ
ック回路５１から供給される入出力信号のうち一つの信
号を選択し、テスト出力端子Ｔtoutに出力する。

【００２１】従来のテスト時の具体的動作について説明
する。

【００２２】図４に従来のＬＳＩのテスト時の動作を説
明するための図を示す。図４（Ａ）はクロック、図４
（Ｂ）、（Ｃ）は信号出力、図４（Ｄ）は選択パター
ン、図４（Ｅ）はテスト出力を示す。

【００２３】図４（Ａ）に示す内部クロックに応じて内
部ロジック回路５１の各部から信号が出力される。時刻
ｔ１でテスト選択端子Ｔs1〜Ｔspに所定の信号、例え
ば、図４（Ｂ）に示される第３の信号を選択するための
選択パターンが入力されると、内部クロックが次に立ち
上がる時刻ｔ２で図４（Ｅ）に示すようにテスト出力端
子Ｔtoutから図４（Ｂ）に示される第３の信号が出力さ
れる。

【００２４】時刻ｔ３で図４（Ｄ）に示されるテスト選
択端子Ｔs1〜Ｔspに図４（Ｃ）に示される第５の信号を
選択するための選択パターンが供給されると、図４
（Ｅ）に示されるようにテスト出力端子Ｔtoutからは図
４（Ｃ）に示される第５の信号が出力される。

【００２５】以上のようにテスト選択端子Ｔs1〜Ｔspに
供給される選択パターンにより選択された信号がテスト
出力端子Ｔtoutから出力される。

【００２６】次に、従来のインタフェース装置のデータ
の入出力方法について説明する。

【００２７】図５に従来のインタフェース装置の一例の
ブロック構成図を示す。

【００２８】従来のインタフェース装置６０は、インタ
フェース回路６１、６２、バッファメモリ６３、バッフ
ァコントローラ６４、ハードディスクコントローラ６５
から構成される。インタフェース回路６１は、コンピュ
ータＡとのインタフェースをとり、インタフェース回路
６２は、コンピュータＢとのインタフェースをとる。

【００２９】インタフェース回路６１、６２から入力さ
れたデータは、バッファコントローラ６４によりバッフ
ァメモリ６３に記憶される。バッファコントローラ６４
は、バッファメモリ６３からハードディスク１１に記録
すべきデータを読み出し、ハードディスクコントローラ
６５を介して磁気ヘッド１３に供給し、ハードディスク
１１に記録する。

【００３０】また、ハードディスク１１から磁気ヘッド
１３により再生された再生信号は、はハードディスクコ
ントローラ６５によりデータに復号化されて、バッファ
コントローラ６４を介してバッファメモリ６３に記憶さ
れる。バッファコントローラ６４は、バッファメモリ６
３に記憶されたデータをインタフェース回路６１又は６
２に供給する。

【００３１】このとき、バッファメモリ６３は、インタ
フェース回路６１とインタフェース回路６２とで共用さ
れていたため、同時に動作できるインタフェースは、バ
ッファメモリ６３の転送能力によって制限されていた。
例えば、バッファメモリ６３の転送能力が３５０ＭＢ／
ｓであり、インタフェース回路６１又は６２の転送能力
が２００ＭＢ／ｓであった場合には、バッファメモリ６
３の転送能力では、データの読み書きが効率よく行なえ
ないので、インタフェース回路６１又は６２のうちいず
れか一方のインタフェース回路のみがデータ転送を行な
い、他方のインタフェース回路は動作の完了を待つよう
に制御されていた。

【００３２】コンピュータＡ又はＢからのコマンドは、
インタフェース回路６１，６２にコマンドキューとして
保持される。

【００３３】コマンドは、着順に保持された後、実行ま
での磁気ヘッド１３の移動が最小となる順序に並べ替え
られる。いわゆる、リオーダリングが行なわれる。この
とき、リオーダリングでは、同一セクタに対するライト
後に実行されるべきリードがライトより先に実行される
と、更新前のデータを読み出しまうので、リードとライ
トコマンドの順序は変更しないようにしている。

【００３４】リードコマンドでは、ハードディスク１１
から磁気ヘッド１３により読み出されたデータはバッフ
ァメモリ６３に一時保持され、バッファメモリ６３から
コンピュータＡ又はＢに転送される。

【００３５】引き続き同じセクタのリードが行なわれる
ことが期待されるときにはバッファメモリ６３上のデー
タをしばらく保持して次のリード時には、ハードディス
ク１１からデータを読み出すことなく、バッファメモリ
６３からホストコンピュータＡ又はＢに転送する。この
ように、ハードディスク１１からデータを読み出すこと
なく、バッファメモリ６３からコンピュータＡ又はＢに
転送することにより、リードコマンドの実行時間を大幅
に短縮できる。この動作をキャッシュ処理と呼ぶ、この
とき、バッファメモリ６３はキャッシュメモリと呼ばれ
る。

【００３６】キャッシュ処理では、バッファメモリ６３
に記憶されたデータがハードディスク１１のどの位置の
データであるかを判定するためのテーブルである、キャ
ッシュテーブルが用意されていた。

【００３７】図６に従来のインタフェース装置の一例の
処理フローチャートを示す。

【００３８】ステップＳ１−１でコマンドを受領する
と、ステップＳ１−２で受領したコマンドが有効か否か
を判定して、ステップＳ１―３で有効なコマンドをコマ
ンドキューとして保持する。なお、ステップＳ１−１で
コマンドが受領されないときには、他の処理が実行され
る。また、ステップＳ１−２でコマンドが無効なときに
は、リジェクト処理が実行される。

【００３９】従来のインタフェース装置では、データラ
イト時、コンピュータＡ又はＢからのデータは、一旦メ
モリバッファ６３に記憶される。バッファメモリ６３に
データが記憶されると、ライトコマンドが完了したこと
をコンピュータＡ又はＢに通知し、その後、磁気ヘッド
１３の空時間にハードディスク１１への書き込みを行な
う。この方法をライトバックと呼ぶ。

【００４０】ライトバック時にもコンピュータＡ又はＢ
へ通知するために、バッファメモリ６３に記憶されたデ
ータがハードディスク１１のどの位置にライトされるか
を記録するテーブルである、ライトバックテーブルが用
意されていた。

【００４１】上記キャッシュテーブルとライトバックテ
ーブルは、バッファメモリ６３とハードディスク１１の
位置情報を関係付けるものであり、動作内容やデータに
有効・無効を示すフラグを設けることにより共通したテ
ーブルとして用いられている。

【００４２】ライトバックを行なう前には、リードコマ
ンドが当該セクタに対して発行されると、リードコマン
ドの実行を待たせて、ライトバックを先に行い、しかる
後、ハードディスク１１からリードする。

【００４３】

【発明が解決しようとする課題】しかるに、従来の図２
に示されるようなハードディスクドライブに搭載される
メモリ内蔵型のハードディスクコントローラでは、高機
能のファームウェアを搭載するものと、低機能のファー
ムウェアを搭載するものとで、別々にチップを開発、設
計していたため、コストが上昇するなどの問題点があっ
た。

【００４４】また、従来の図３、図４に示されるような
ＬＳＩのテスト方法は、テスト出力端子Ｔtoutから出力
される信号を選択するためにテスト選択端子Ｔs1〜Ｔsp
に供給する選択パターンは、テスト出力する信号の数に
応じたパターン必要であるので、テスト選択端子Ｔs1〜
Ｔspの数が多くなり、ＬＳＩの小型化を妨げていた。

【００４５】さらに、従来の図５に示されるインタフェ
ース装置ではバッファメモリの転送能力には限界があ
り、データを効率よく入出力することができなかった。

【００４６】本発明は上記の点に鑑みてなされたもの
で、第１の目的は高機能の処理を行なう回路と低機能の
処理を行なう回路とで回路を共用できる情報処理装置を
提供することである。

【００４７】第２の目的は端子数を低減できる信号処理
回路を提供することである。

【００４８】第３の目的はデータの入出力を効率よく行
なえるインタフェース装置を提供することを目的とす
る。

【００４９】

【課題を解決するための手段】本発明の請求項１は、プ
ログラムの規模が大きいときには、複数の記憶部をプロ
グラムを実行するための領域として用いて、プログラム
の規模が小さいときには、複数の記憶部の一部をプログ
ラムを実行するための領域として用い、他の記憶部をバ
ッファ領域として用いる。

【００５０】請求項１によれば、規模の大きいプログラ
ムを搭載するときには、複数の記憶部のすべてをプログ
ラムを実行するための領域とでき、プログラムの規模が
小さいときには、複数の記憶部の一部をプログラムを実
行するための領域として用い、他の記憶部をデータバッ
ファ領域として用いることができるので、プログラムの
規模によらず、チップを統一することができる。

【００５１】本発明の請求項２は、内部ロジック回路内
から選択すべき信号を識別する識別コードに応じて内部
ロジック回路から信号を選択し、選択された信号を順次
出力する。

【００５２】請求項２によれば、識別コードを予め記憶
しておくことにより少ない端子数で内部ロジック回路か
ら信号を選択的に出力できる。

【００５３】本発明の請求項３は、チャネル毎にバッフ
ァメモリを設け、複数のチャネルのバッファメモリでデ
ータの同一性を保証しつつ、データの入出力を行なう。

【００５４】請求項３によれば、バッファメモリから直
接複数のチャネルで供給されたデータを読み出すことが
できるので、データを効率よく入出力できる。

【００５５】

【発明の実施の形態】図７に本発明の第１実施例のブロ
ック構成図を示す。同図中、図２と同一構成部分には同
一符号を付し、その説明は省略する。

【００５６】本実施例のハードディスクコントローラ１
００は、インタフェース３１、バッファマネージャ３
２、ディスクフォーマッタ３３、プロセッサ３４、プロ
グラムメモリ３５に加えて、共用メモリ１０１、マルチ
プレクサ１０２、設定回路１０３を有する構成とされて
いる。

【００５７】このとき、プログラムメモリ３５は、ハー
ドディスクコントローラ１００に低機能ファームウェア
を搭載する場合に、最適な容量、すなわち、低機能ファ
ームウェアのプログラムを格納できる容量に設定されて
いる。このため、ハードディスクコントローラ１００に
高機能ファームウェアのプログラムを搭載する場合に
は、プログラムメモリ３５だけでは容量が不足する。そ
こで、高機能ファームウェアを搭載する場合には、プロ
グラムメモリ３５に格納しきれなかった分のプログラム
を共用メモリ１０１に格納する。すなわち、共用メモリ
１０１をプログラムメモリとして用いる。

【００５８】また、ハードディスクコントローラ１００
に低機能ファームウェアを搭載する場合には、低機能フ
ァームウェアはプログラムメモリ３５に格納され、共用
メモリ１０１は用いられない。このため、共用メモリ１
０１を外付けのバッファメモリ２３に代えてバッファメ
モリとして用い、外付けのバッファメモリ２３を削除す
る。

【００５９】共用メモリ１０１をプログラムメモリとし
て用いるか、バッファメモリとして用いるかは、マルチ
プレクサ１０２及び設定回路１０３によって外部からの
指示に基づいて切り換え可能とされている。

【００６０】図８に本発明の第１実施例の共用メモリの
切り換え動作を説明するための図を示す。

【００６１】設定回路１０３は、例えば、レジスタから
構成されており、切換端子Ｔｓの電圧に応じて論理値
「１」又は「０」が設定される。例えば、切換端子Ｔｓ
に＋５〔Ｖ〕が印加されると、論理値「１」が設定さ
れ、切換端子Ｔｓが接地レベルにされると、論理値
「０」が設定される。

【００６２】設定回路１０３に論理値「１」が設定され
ると、マルチプレクサ１０２は共有メモリ１０１をバス
側からアクセス可能とする。論理回路１０３に論理値
「０」が設定されると、マルチプレクサ１０２は共有メ
モリ１０１をバッファマネージャ３２からアクセス可能
とする。

【００６３】以上のようにハードディスクコントローラ
１００を高機能ファームウェアで動作させたい場合に
は、切換端子Ｔｓに＋５〔Ｖ〕を印加し、設定回路１０
３に論理値「１」を設定することにより、電源投入時に
ＲＯＭ２５に予め記憶された高機能ファームウェアプロ
グラムがプログラムメモリ３５及び共用メモリ１０１に
分散して格納され、高機能ファームウェアが実行可能と
なる。このとき、外付けでバッファメモリ２３を設け、
記録／再生データを一時的に記憶するようにする。

【００６４】また、ハードディスクコントローラ１００
を低機能ファームウェアで動作させたい場合には、切換
端子Ｔｓに０〔Ｖ〕を印加し、設定回路１０３に論理値
「０」を設定することにより、電源投入時にＲＯＭ２５
に予め記憶された低機能ファームウェアプログラムがプ
ログラムメモリ３５に格納され、低機能ファームウェア
が実行可能となる。このとき、共用メモリ１０１は、バ
ッファマネージャ３２からアクセス可能となり、バッフ
ァメモリとして機能する。このため、外付けのバッファ
メモリ２３が不要となり、データ転送の高速化、消費電
力の低電力化、低価格化が可能となる。

【００６５】本実施例のハードディスクコントローラ１
００は、高機能ファームウェア及び低機能ファームウェ
アの両方に共通で用いることができる。よって、ハード
ディスクコントローラ１００の低コスト化を図ることが
でき、ハードディスク装置のコストダウンを図ることが
できる。

【００６６】次に、第２の目的を解決する実施例につい
て説明する。

【００６７】図９に本発明の第２実施例のブロック構成
図を示す。同図中、図４と同一構成部分には同一符号を
付し、その説明は省略する。

【００６８】本実施例の信号処理回路３００は、テスト
レジスタ３０１、デコーダ３０２、セレクタ３０３、同
期回路３０４、マルチプレクサ３０５、ＰＬＬ回路３０
６、レジスタ設定回路３０７を含む構成とされている。

【００６９】テストレジスタ３０１は、テストのオン／
オフを決定するテストオン／オフ情報を格納するための
テストオン／オフ情報格納領域３０１ａ、信号を選択す
るためのアドレスを格納するためのアドレス領域３０１
ｂ−１〜３０１ｂ−ｎ、ＰＬＬ回路３０６の逓倍数を設
定する情報を格納するためのＰＬＬ逓倍設定領域３０１
ｃを含む構成とされている。テストオン／オフ情報格納
領域３０１ａに格納されるテストオン／オフ情報及びア
ドレス領域３０１ｂ−１〜３０１ｂ−ｎに格納されるア
ドレスは、デコーダ３０２に供給され、ＰＬＬ逓倍設定
領域３０１ｃに格納される。

【００７０】デコーダ３０２には、テストレジスタ３０
１からテストオン／オフ情報及びテストする信号に応じ
たアドレスが供給される。デコーダ３０２は、テストオ
ン／オフ情報がテストオン状態であるときに動作する。
デコーダ３０２は動作すると、アドレス格納領域３０１
ｂ−１〜３０１ｂ−ｎに格納されたアドレスに基づいて
選択信号を生成し、セレクタ３０３に供給する。

【００７１】セレクタ３０３は、デコーダ３０２からの
選択信号に基づいて内部ロジック回路５１のうち所定箇
所の信号を選択して、同期回路３０４に供給する。同期
回路３０４は、セレクタ３０３により選択された信号を
ＰＬＬ回路３０６からのクロックに同期させる。ＰＬＬ
回路３０６は、内部ロジック回路５１の基準クロックを
テストレジスタ３０１のＰＬＬ逓倍設定領域３０１ｃに
設定されたＰＬＬ逓倍値に基づいて逓倍したクロックを
生成し、同期回路３０４に供給している。

【００７２】同期回路３０４でＰＬＬ回路３０６からの
クロックに同期されたセレクタ３０３からの信号は、マ
ルチプレクサ３０５に供給される。マルチプレクサ３０
５には、同期回路３０４でセレクタ３０３からの信号を
同期させたクロックが供給されている。マルチプレクサ
３０５は、同期回路３０４からのクロックに基づいて同
期回路３０４からの信号を順次選択してテスト出力端子
Ｔtoutに供給する。また、マルチプレクサ３０５に供給
されたクロックは、ストローブ信号としてストローブ端
子Ｔstrに供給される。

【００７３】ストローブ端子Ｔstrから出力されるスト
ローブ信号に基づいてテスト出力端子Ｔtoutの出力信号
が内部ロジック回路５１のどの部分の信号かを識別可能
となる。

【００７４】次にテスト時の動作を図面とともに説明す
る。

【００７５】図１０に本発明の第２実施例のテスト時の
動作を説明するための図を示す。図１０（Ａ）は内部基
準クロック、図１０（Ｂ）、（Ｃ）はテストすべき信
号、図１０（Ｄ）はＰＬＬ回路３０６からの出力クロッ
ク、図１０（Ｅ）はテスト出力端子Ｔtoutからのテスト
出力信号を示す。

【００７６】テストレジスタ３０１のアドレス領域３０
１ｂ−１〜３０１ｂ−ｎに格納されたアドレスに基づい
て選択されたｎ個の信号が図１０（Ａ）に示される内部
基準クロックの１周期の間でテスト出力端子Ｔtoutから
順次出力される。このとき、図１０（Ｄ）に示されるＰ
ＬＬ回路３０６の出力クロックの時刻ｔ１の立下りで図
１０（Ｂ）に示す信号が選択され、ＰＬＬ回路３０６の
出力クロックの時刻ｔ２で図１０（Ｃ）に示す信号が選
択される。

【００７７】なお、ＰＬＬ回路３０６の出力クロック
は、図１０（Ｄ）に示されるように図１０（Ａ）に示さ
れる内部基準クロックの１周期のｎ倍の周波数とされて
いる。このため、ＰＬＬ回路３０６の出力クロック、す
なわち、ストローブ端子Ｔstrからの信号を出力するこ
とにより、テスト出力端子Ｔtoutから出力される信号の
切換タイミングを認識でき、テスト出力端子Ｔtoutから
の出力信号を識別可能となる。

【００７８】次に、第３の目的を解決するための実施例
について説明する。

【００７９】図１１に本発明の第３実施例のブロック構
成図を示す。同図中、図５と同一構成部分には同一符号
を付し、その説明は省略する。

【００８０】本実施例の情報処理装置４００は、インタ
フェース回路４０１，４０２、バッファメモリ４０３，
４０４、ハードディスクコントローラ４０５、データ管
理テーブル４０６、ＦＩＦＯ４０７、４０８を有する構
成とされている。

【００８１】インタフェース回路４０１はコンピュータ
Ａとのインタフェースをとる。インタフェース回路４０
２はコンピュータＢとのインタフェースをとる。バッフ
ァメモリ４０３は、コンピュータＡの入出力データを記
憶する。バッファメモリ４０４は、コンピュータＢの入
出力データを記憶する。

【００８２】図１２に本発明の第３実施例のデータ管理
テーブルのデータ構成図を示す。

【００８３】データ管理テーブル４０６は、バッファメ
モリ４０３、４０４とハードディスク１１とのデータの
格納位置を対応付けるテーブルであり、ハードディスク
１１上のアドレスに対応して、コンピュータＡのバッフ
ァメモリ４０３のアドレス及びコンピュータＢのバッフ
ァメモリ４０４のアドレス並びに、更新済フラグ、アク
セス抑止フラグが記憶可能とされている。

【００８４】更新済フラグは、ライトバックが行なわれ
たか否かを示すライトバックフラグ、ステージングされ
ているか否かを示すステージングフラグがコンピュータ
Ａ、Ｂ夫々に設定可能とされている。

【００８５】アクセス抑止フラグは、コピー中フラグ及
び使用中フラグを含む構成とされている。コピー中フラ
グは、コピー中であるか否かを示すフラグであり、コン
ピュータＢからコンピュータＡからのコピー中か、コン
ピュータＡからコンピュータＢからのコピー中かで別々
に設定可能とされている。使用中フラグは、リード又は
ライト中か否かを示すフラグで、コンピュータＡ、Ｂ夫
々に設定可能とされている。

【００８６】図１３に本発明の第３実施例の処理フロー
チャートを示す。

【００８７】本実施例では、まず、バッファメモリ４０
３とバッファメモリ４０４との間でのデータのコピーは
行なわないモード１を示す、これは、コンピュータＡと
コンピュータＢとのキャッシュ処理を独立に制御し、一
方で、キャッシュメモリ上にデータがあっても他方のチ
ャネルで同じデータにリードが要求されてもキャッシュ
ミスとする方法である。

【００８８】まず、ライトコマンドを実行するときの動
作について説明する。

【００８９】ライトコマンドを実行する場合、データ管
理テーブル４０６を参照して、当該セクタが登録されて
いるか否かを判定する。データ管理テーブル４０６に当
該セクタが登録されている場合には、ステップＳ２−１
でデータ管理テーブル４０６のアクセス抑止フラグの使
用中フラグを参照して、他方のチャネルの使用中フラグ
がオンしており、自己のチャネルの抑止されているか否
かを判定する。

【００９０】ステップＳ２−１で、自己のチャネルが抑
止されていない場合には、ステップＳ２−２でライトバ
ックフラグがオンか否かを判定する。ステップＳ２−２
でライトバックフラグがオンの場合には、ステップＳ２
−３で処理モードがモード１かモード２かを判定する。

【００９１】ステップＳ２−３で処理モードがモード１
の場合には、ステップＳ２−４で、ライトバックデキュ
ー処理を生成し、ライトバックキューにつなぐ。

【００９２】図１４にキューにつながれた処理のデキュ
ーの処理フローチャートを示す。

【００９３】ライトバックデキュー処理では、まず、ス
テップＳ３−１で他方のチャネルが使用中か否かを判定
する。ステップＳ３−１で、他方のチャネルが使用中の
ときには、自己のチャネルの処理をアイドル状態とし、
処理を終了する。

【００９４】また、他方のチャネルが使用中でなけれ
ば、ステップＳ３−２で自己のチャネルの使用中フラグ
をセットし、シーク動作を開始する。シーク動作が完了
すると、シーク完了処理が実行される。

【００９５】図１５にシーク完了処理の処理フローチャ
ートを示す。

【００９６】シーク完了処理では、まず、ステップＳ４
−１で内部処理か否かを判定する。ステップＳ４−１で
シーク動作が内部処理である場合には、ステップＳ４−
２でライトバック処理を行なうか否かを判定する。

【００９７】ステップＳ４−２でライトバック処理を行
なうのでなければ、他の処理を実行する。ステップＳ４
−２でライトバック処理を行なうのであれば、ステップ
Ｓ２−３で、ライトバック処理を行ない、他方のチャネ
ルのライトバックフラグ、自己の使用中フラグをオフに
する。

【００９８】次に、ステップＳ４−４で、モード２で動
作させているか否かを判定し、モード１で動作している
場合には、そのままアイドル状態とされ、モード２で動
作している場合には、ステップＳ４−５で自己のライト
バックフラグをオフした後、自己のチャネルをアイドル
状態とする。

【００９９】また、ステップＳ４−１で、内部処理でな
い場合には、ステップＳ４−６で処理を要求したコンピ
ュータＡと結合する。次にステップＳ４−７でハードデ
ィスク１１からのデータをバッファメモリ４０３、４０
４経由で自己のチャネルに転送するとともに、データ管
理テーブル４０６に登録する。登録後、ステップＳ４−
８で自己のチャネルの使用中フラグをオフした後、自己
のチャネルをアイドル状態とする。

【０１００】図１３に戻って説明を続ける。

【０１０１】ステップＳ２−２で自己のチャネルのライ
トバックフラグがオフの場合には、次に、ステップＳ２
−５で自己のチャネルのコマンドがライトコマンドが否
かが判定される。

【０１０２】ステップＳ２−５で自己のチャネルのコマ
ンドがライトコマンドの場合には、ステップＳ２−６で
自己のチャネルの使用中フラグ及びライトバックフラグ
をオンする。次にステップＳ２−７で自己のチャネルの
外部からのデータを自己のバッファメモリ４０３又は４
０４に記憶する。次にステップＳ２−８で自己のチャン
ネルの使用中フラグをオフした後、自己のチャネルをア
イドル状態とする。

【０１０３】また、ステップＳ２−５でコマンドがライ
トコマンドでない場合には、ステップＳ２−９でバッフ
ァメモリ４０３又は４０４にデータが存在するか否か、
すなわち、キャッシュヒットか否かを判定する。ステッ
プＳ２−９でキャッシュヒットの場合には、ステップＳ
２−１０でキャッシュヒットが自己のチャネルのバッフ
ァメモリ４０３又は４０４かを判定する。ステップＳ２
−１０で自己のチャネルのバッファメモリ４０３又は４
０４でキャッシュヒットした場合には、ステップＳ２−
１１で自己のチャネルの使用中フラグをオンし、バッフ
ァメモリ４０３又は４０４からデータをリードした後、
自己の使用中フラグをオフして、自己のチャネルをアイ
ドル状態とする。

【０１０４】また、ステップＳ２−１０で他方のチャネ
ルのバッファメモリ４０３又は４０４でキャッシュヒッ
トした場合には、ステップＳ２−１２で動作モードがモ
ード１かモード２かを判定する。ステップＳ２−１２で
動作モードがモード１に設定されている場合には、ステ
ップＳ２−１３で自己のチャネルの使用中フラグをオン
し、シーク動作を開始した後、アイドル状態とする。

【０１０５】次に、モード２について説明を行なう。モ
ード２は、バッファメモリ間でデータのコピーをするこ
とにより、メモリ上のデータを等価にしてキャッシュ動
作を行なうモードである。

【０１０６】図１６にモード２の処理フローチャートを
示す。

【０１０７】モード２では、まず、ステップＳ５−１で
自己のチャネルのコピーフラグ及び使用中フラグをオン
する。次にステップＳ５−２でデータをＦＩＦＯ４０７
又は４０８にコピーした後に、自己のチャネルのコピー
フラグをオフする。次にステップＳ５−３で他方のチャ
ネルのステージングフラグをオフする。

【０１０８】次に、ステップＳ５−４で自己のチャネル
のコマンドがライトコマンドか否かを判定する。ステッ
プＳ５−４で自己のチャネルのコマンドがライトコマン
ドである場合にはステップＳ５−５で自己の使用中フラ
グをセットし、自己のライトバックフラグをリセットし
てアイドル状態に戻り、リードコマンドである場合には
ステップＳ２−１２へ戻り、自己のチャネルのバッファ
メモリ４０３又は４０４からデータを読み出すキャッシ
ュリードを行なう。

【０１０９】また、動作モードとしてモード２が設定さ
れている場合には、別途スキャン処理が実行される。ス
キャン処理は、処理の空時間に実行される。

【０１１０】図１７にスキャン処理の処理フローチャー
トを示す。

【０１１１】スキャン処理では、まず、ステップＳ６−
１でいずれかのチャネルのライトバックフラグがオンか
否かが判定される。ステップＳ６−１でライトバックフ
ラグがオンのときには、ステップＳ６−２でフラグオン
でない方のチャネルが抑止状態か否かを判定する。ステ
ップＳ６−２で抑止状態でない場合には、次にステップ
Ｓ６−３で自己のチャネルのコピー中フラグをオンし、
ＦＩＦＯ４０７又は４０８にデータを記憶し、データを
ＦＩＦＯ４０７又は４０８に記憶した後、自己のチャネ
ルのコピー中フラグをオフする。

【０１１２】次にステップＳ６−４で他方のチャネルの
ステージングフラグをオフする。さらに、ステップＳ６
−５で自己のチャネルのライトバックフラグをオンした
後、自己のチャネルをアイドル状態とする。

【０１１３】また、ステップＳ６−１で自己のチャネル
のライトバックフラグがオフの場合、ステップＳ６−６
で自己のチャネルのステージングフラグがオンか否かが
判定される。ステップＳ６−６で、自己のチャネルのス
テージングフラグがオンの場合には、ステップＳ６−２
が実行され、ステップＳ６−６で自己のチャネルのステ
ージングフラグがオフのときには、ステップＳ６−７で
スキャンポインタを進めた後、自己のチャネルをアイド
ル状態とする。

【０１１４】図１８に本発明の第３実施例の動作説明図
を示す。

【０１１５】本実施例によれば、ステップＳ１でコンピ
ュータＡにライトコマンドによりバッファメモリ４０３
にデータがライトされると、ステップＳ１’に示すよう
にライトバックフラグによりコンピュータＢのコマンド
は抑止される。

【０１１６】ステップＳ２でハードディスク１１にコン
ピュータＡの更新データが反映されると、コンピュータ
Ｂ側のライトバックフラグはリセットされる。ライトバ
ックフラグがリセットされると、次に、ステップＳ３で
リードコマンドによりハードディスク１１からバッファ
メモリ４０４にデータが読み出され、バッファメモリ４
０４からコンピュータＢにリードコマンドによりデータ
のリードが行なわれると、コンピュータＢの使用中フラ
グによりステップＳ４’に示されるようにコンピュータ
Ａのコマンドが抑止される。一方で処理中の媒体上の領
域に対する他方のアクセスが抑止されることにより、同
一領域への処理が重複することによるデータ破壊が防止
できる。

【０１１７】図１９に本発明の第３実施例のモード２の
動作説明図を示す。

【０１１８】モード２では、バッファメモリ４０３のデ
ータＤ２からデータＤ２’をコピーして、処理の空時間
にＦＩＦＯ４０８を介して更新されたデータＤ２’が転
送され、バッファメモリ４０４の対応するデータＤ２が
データＤ２’に更新される。これによりバッファメモリ
４０３、４０４の間で直接的にデータの転送が行なわ
れ、バッファメモリ４０３とバッファメモリ４０４とで
データの同一性を図ることができる。このとき、コンピ
ュータＢでデータＤ２へのアクセス要求があった場合に
は、ＦＩＦＯ４０８からバッファメモリ４０４にデータ
Ｄ２’がコピーされるまでアクセス要求を待機させ、バ
ッファメモリ４０３とバッファメモリ４０４とでデータ
の同一性が図られた後、コンピュータＢのデータＤ２へ
のアクセスが許可される。

【０１１９】このように、異なるチャネルのバッファメ
モリでデータの同一性を図ることにより、バッファメモ
リ４０３、４０４から直接的にデータを読み出すことが
でき、複数のチャネルからのアクセスの高速化を図るこ
とができる。

【０１２０】なお、上記処理は、各チャネルで夫々実行
されるので、同時にフラグをセットしようとする場合が
ある。これを防止するために、いずれか一方のチャネル
の要求フラグのみがオンするように競合制御が行なわれ
ている。また、要求フラグのオンが成功したか否かが各
チャネルに通知されるようにしている。さらに、各チャ
ネルからのアクセスは先着順に単一のコマンドキューに
より制御している。

【０１２１】また、本実施例では、説明を簡単にするた
めに２チャンネルの構成について説明したが、２チャン
ネル以上の複数チャネルの構成についても各チャネルに
対応してバッファメモリを設け、データの同一性を図る
ことにより、同様の作用効果を奏するものである。

【０１２２】さらに、第１乃至第３実施例では、ハード
ディスクドライブについて説明したが、これに限定され
るものではない。

【０１２３】（付記１） プログラムに基づいてデータ
を処理する情報処理装置において、複数の記憶部と、前
記複数の記憶部のデータを前記プログラムを実行するた
めの領域、又は、前記データのバッファ領域となるよう
にプログラム及びデータの流れを制御する制御部とを有
する情報処理装置。

【０１２４】（付記２） 前記制御部は、レジスタと、
該レジスタに格納された値に応じてデータの流れを制御
する切換部とを有することを特徴とする付記１記載の情
報処理装置。

【０１２５】（付記３） 前記制御部は、前記プログラ
ムの容量が大きいときには前記複数の記憶部のすべてに
前記プログラムを記憶し、外付けの記憶装置をデータバ
ッファ領域とし、前記プログラムの容量が小さいときに
は前記複数の記憶部の一部にプログラムを記憶し、残り
の記憶部を前記データのバッファ領域とするように制御
することを特徴とする付記１又は２記載の情報処理装
置。

【０１２６】（付記４） 入力端子に供給される入力信
号に応じた出力信号を出力端子から出力する内部ロジッ
ク回路を有する信号処理回路において、前記内部ロジッ
ク回路内から選択すべき信号を識別する識別コードを記
憶する記憶部と、前記記憶部に記憶された識別コードに
応じて前記内部ロジック回路から信号を選択する選択部
と、前記選択部で選択された信号を順次出力する出力部
とを有することを特徴とする信号処理回路。

【０１２７】（付記５） 前記入力端子から前記記憶部
に前記識別コードを記憶させる設定部を有することを特
徴とする付記４記載の信号処理回路。

【０１２８】（付記６） 前記選択部は、前記記憶部に
記憶された識別コードから一つのコードを生成するデコ
ーダと、前記内部ロジック回路から出力されるすべての
信号が供給されており、前記内部ロジック回路から出力
されるすべて信号のうち前記デコーダで生成されたコー
ドに応じた信号を選択的に出力するセレクタとを有する
ことを特徴とする付記４又は５記載の信号処理回路。

【０１２９】（付記７） 前記出力部は、前記内部ロジ
ック回路の基準クロックの前記出力すべき信号の数に応
じた倍数した周波数の出力クロックを生成する出力クロ
ック発生部と、前記選択部で選択された信号が並列に供
給されており、前記信号を前記出力クロック発生部で発
生された出力クロックに基づいてシリアルに出力するマ
ルチプレクサを有することを特徴とする付記４乃至６の
いずれか一項記載の信号処理回路。

【０１３０】（付記８） 前記出力部は、出力される信
号に同期したストローブ信号を生成するストローブ信号
生成部を有することを特徴とする付記４乃至７のいずれ
か一項記載の信号処理回路。

【０１３１】（付記９） 複数のチャネルで共有データ
を入出力するインタフェース装置において、前記チャネ
ル毎に設けられた複数のバッファメモリと、前記複数の
バッファメモリでデータの同一性を保証しつつ、データ
の入出力を行なう制御部を有することを特徴とするイン
タフェース装置。

【０１３２】（付記１０） 前記制御部は、前記複数の
バッファメモリのデータの状態を管理するデータ管理テ
ーブルを有することを特徴とする付記９記載のインタフ
ェース装置。

【０１３３】（付記１１） 前記制御部は、一つのチャ
ネルのバッファメモリのデータが更新されたときに、他
のチャネルのバッファメモリへのアクセスを抑止するこ
とを特徴とする付記９又は１０記載のインタフェース装
置。

【０１３４】（付記１２） 前記制御部は、他の処理の
空時間に前記バッファメモリのデータが更新されたチャ
ネルのデータを他のチャネルのバッファメモリにコピー
することを特徴とする付記９乃至１１のいずれか一項記
載のインタフェース装置。

【０１３５】（付記１３） 前記制御部は、データを他
のチャネルのバッファメモリにコピーするとき、前記他
のチャネルのバッファメモリへのアクセスを抑止するこ
とを特徴とする付記１２記載のインタフェース装置。

【０１３６】

【発明の効果】上述の如く、本発明の請求項１によれ
ば、規模の大きいプログラムを搭載するときには、複数
の記憶部のすべてをプログラムを実行するための領域と
でき、プログラムの規模が小さいときには、複数の記憶
部の一部をプログラムを実行するための領域として用
い、他の記憶部をデータバッファ領域として用いること
ができるので、プログラムの規模によらず、チップを統
一することができる。

【０１３７】本発明の請求項２は、内部ロジック回路内
から選択すべき信号を識別する識別コードに応じて内部
ロジック回路から信号を選択し、選択された信号を順次
出力することにより、識別コードを予め記憶しておくこ
とにより少ない端子数で内部ロジック回路から信号を選
択的に出力できる。

【０１３８】本発明の請求項３は、チャネル毎にバッフ
ァメモリを設け、複数のチャネルのバッファメモリでデ
ータの同一性を保証しつつ、データの入出力を行なうこ
とにより、バッファメモリから直接複数のチャネルで供
給されたデータを読み出すことができるので、データを
効率よく入出力できる等の特長を有する。

【図面の簡単な説明】

【図１】ハードディスク装置のブロック構成図である。

【図２】従来のハードディスクコントローラの一例のブ
ロック構成図である。

【図３】従来のＬＳＩの一例のブロック構成図である。

【図４】従来のＬＳＩのテスト時の動作を説明するため
の図である。

【図５】従来のインタフェース装置の一例のブロック構
成図である。

【図６】従来のインタフェース装置の一例の処理フロー
チャートである。

【図７】本発明の第１実施例のブロック構成図である。

【図８】本発明の第１実施例の共用メモリの切り換え動
作を説明するための図である。

【図９】本発明の第２実施例のブロック構成図である。

【図１０】本発明の第２実施例のテスト時の動作を説明
するための図である。

【図１１】本発明の第３実施例のブロック構成図であ
る。

【図１２】本発明の第３実施例のデータ管理テーブルの
データ構成図である。

【図１３】本発明の第３実施例の処理フローチャートで
ある。

【図１４】ライトバックデキュー処理の処理フローチャ
ートである。

【図１５】シーク完了処理の処理フローチャートであ
る。

【図１６】モード２の処理フローチャートである。

【図１７】スキャン処理の処理フローチャートである。

【図１８】本発明の第３実施例の動作説明図である。

【図１９】本発明の第３実施例のモード２の動作説明図
である。

【符号の説明】

３１ インタフェース ３２ バッファマネージャ ３３ ディスクフォーマッタ ３４ プロセッサ ３５ プログラムメモリ ５１ 内部ロジック回路 １００ ハードディスクコントローラ １０１ 共用メモリ １０２ マルチプレクサ １０３ 設定回路 ３００ 信号処理回路 ３０１ テストレジスタ ３０２ デコーダ ３０３ セレクタ ３０４ 同期回路 ３０５ マルチプレクサ ３０６ ＰＬＬ回路 ３０７ テストレジスタ設定回路 ４００ インタフェース装置 ４０１、４０２ インタフェース回路 ４０３，４０４ バッファメモリ ４０５ ハードディスクコントローラ ４０６ データ管理テーブル ４０７、４０８ ＦＩＦＯ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河本 正和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B014 EB04 5B048 AA08 CC02 DD05 5B060 BB18

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プログラムに基づいてデータを処理する
   情報処理装置において、 前記プログラム又は前記データを記憶する複数の記憶部
   と、 前記複数の記憶部の各記憶部を前記プログラムを実行す
   るための領域、又は、前記データのバッファ領域のいず
   れかとなるように切り換える制御部とを有する情報処理
   装置。
2. 【請求項２】 入力端子に供給される入力信号に応じた
   出力信号を出力端子から出力する内部ロジック回路を有
   する信号処理回路において、 前記内部ロジック回路内から選択すべき信号を識別する
   識別コードを記憶する記憶部と、 前記記憶部に記憶された識別コードに応じて前記内部ロ
   ジック回路から信号を選択する選択部と、 前記選択部で選択された信号を順次出力する出力部とを
   有することを特徴とする信号処理回路。
3. 【請求項３】 複数のチャネルで共有データを入出力す
   るインタフェース装置において、 前記チャネル毎に設けられた複数のバッファメモリと、 前記複数のバッファメモリでデータの同一性を保証しつ
   つ、データの入出力を行なう制御部を有することを特徴
   とするインタフェース装置。
4. 【請求項４】 前記制御部は、一つのチャネルのバッフ
   ァメモリのデータが更新されたときに、他のチャネルの
   バッファメモリへのアクセスを抑止することを特徴とす
   る請求項３記載のインタフェース装置。
5. 【請求項５】 前記制御部は、他の処理の空時間に前記
   バッファメモリのデータが更新されたチャネルのデータ
   を他のチャネルのバッファメモリにコピーすることを特
   徴とする請求項３又は４記載のインタフェース装置。